Spartan-3系列FPGA系列：功能描述
到达八线横脊，横跨
宽度的模具。反过来，水平棘枝
出到访问一个附属时钟互连
在CLB中。
2.无论是DCM对在同一侧的时钟输入
死 - 顶部或底部 - 作为BUFGMUX元
使用。
R
表24 ：
BUFGMUX选择机制
S输入
0
1
O输出
输入I0
I1输入
这两个时钟输入端可以是异步的关于
对方，并且S输入可以在任何时间改变，除
对于之前的现上升沿短建立时间
选择的时钟（ I0或I1 ） 。违反这一建立时间要求一
精神疾病可能会导致未定义的矮脉冲输出。
该BUFG时钟缓冲器的原始驱动器以及单时钟信号
到时钟网络和基本上是相同的元件
作为一个BUFGMUX ，只是没有时钟选择机制。
同样， BUFGCE原始创建一个时钟启用
利用缓冲区BUFGMUX选择机制。
每个BUFGMUX缓冲输入时钟信号两种可能
sible目的地：
1.属于管芯的相同侧的垂直脊
- 顶部或底部 - 在使用了BUFGMUX元件。
这两个刺 - 顶部和底部 - 均包括
四个垂直时钟线，每从所述一个运行
在向同一侧BUFGMUX元素
中心管芯。在模具中，时钟信号的中心
使用一个BUFGMUX元素或BUFG （全局时钟
缓冲液）中的元素设置一个全局输入的设计。对于
最小化的动态功耗的目的
时钟网络，赛灵思开发软件automati-
禁止美云，一个设计没有时钟的所有线段
使用。
全局时钟线驱动器的理想时钟输入上的各种
在FPGA内的时钟元件，诸如CLB或IOB
触发器或块RAM 。全局时钟线也可选
驱动器的组合输入。但是，这样做提供
附加负载上的时钟线，可能还影响
时钟抖动。理想情况下，使用该显驱动组合输入
纳尔也驱动输入到BUFGMUX或BUFG元素
换货。
有关详细信息，请参阅“使用
全局时钟
资源“
在第一章
UG331.
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DS099-2 （ V2.4 ） 2008年6月25日
产品speci fi cation
