R
的Virtex -II FPGA平台：功能描述。
图18 ，图19中的
和
图20
说明各种应试
PLE配置。
RAM 16x1S
DPRA [3 ：0]的
A[3:0]
4
4
（通过）
WSG
WE
WCLK
（ SR ） WE
CK
（可选）
内存
A[4:1]
WG [4： 1]
WS
D
DI
A[3:0]
D
D
Q
产量
注册
产量
D
（通过）
4
4
RAM 16x1D
dual_port
内存
G[4:1]
D
WG [4： 1]
WS
DI
DPO
WSG
WE
CK
DS031_02_100900
图18：
分布式SelectRAM （ RAM16x1S ）
A[3:0]
4
dual_port
内存
G[4:1]
D
WG [4： 1]
WS
DI
SPO
RAM 32x1S
A[4]
A[3:0]
（ BX ）
4
内存
G[4:1]
WG [4： 1]
WS
D
（通过）
WSG
WE0
WE
CK
WSF
WS
DI
拉姆·D
F[4:1]
WF [4： 1]
DI
DS031_04_110100
WSG
D
WE
WCLK
（ SR ）
WE
CK
图20：
双端口分布式SelectRAM
(RAM16x1D)
产量
F5MUX
Q
注册
产量
WE
WCLK
（ SR ）
4
（可选）
类似RAM的配置中，每个函数发生器
（ LUT ）可以实现16× 1位ROM 。五种配置
是
可用：
ROM16x1,
ROM32x1,
ROM64x1,
ROM128x1和ROM256x1 。该ROM元素是磁带式
cadable实现更广泛和/或更深的ROM 。 ROM CON-
帐篷是在配置加载。
表10
显示
由每个配置占用的LUT的数量。
表10：
ROM的配置
DS031_03_110100
只读存储器
图19 ：
单端口的分布式SelectRAM
(RAM32x1S)
16 x 1
32 x 1
64 x 1
128 x 1
256 x 1
LUT的数量
1
2
4
8 （ 1 CLB ）
16 （ 2个CLB ）
DS031-2 （ V3.5 ） 2007年11月5日
产品speci fi cation
www.xilinx.com
4模块2
15
