R
的Spartan- IIE FPGA系列：功能描述。
提供了用于片上横向路由资源
三态总线。四分区公交线路
每个CLB行规定，允许多个总线
一个行内，如图
网络连接gure 10 。
每个CLB两个专用网传播进位信号
垂直于相邻的CLB 。
专用路由
信号的某些类需要专用布线资源
最大限度地提高性能。在Spartan -IIE FPGA架构设计师用手工
tecture中，提供了两个专用路由资源
类信号。
3-State
线
CLB
CLB
CLB
CLB
DS001_07_090600
图10：
BUFT连接到专用卧式公交线路
全球路由
全球路由资源分配时钟和其它显
的NAL在整个装置非常高的扇出。请不要过多
TAN- IIE器件包括全球路由资源两层
简称为主要和次要全球路由
资源。
主要的全局布线资源四个
专用输入引脚是专用的全球网络
旨在发布高扇出时钟信号，
最小的偏移。每个全局时钟网络可以驱动所有CLB ，
IOB和块RAM时钟引脚。主要的全球性
网只能由全局缓冲器驱动。有
四个全局缓冲器，每一个全球性网络。
二级全局布线资源包括24
骨干线路， 12在芯片和12的顶
在底部。从这些行，最多12个独特
每列中的信号可以经由12分发
长线在列。这些二次资源
比第一资源更灵活，因为它们
不局限于仅路由到时钟引脚。
无论是从这些垫或从信号中gen-选
ERAL目的的路由。
全球
钟表行
GCLKPAD3
GCLKBUF3
GCLKPAD2
GCLKBUF2
全局时钟
COLUMN
全局时钟
脊柱
GCLKBUF1
GCLKPAD1
GCLKBUF0
GCLKPAD0
DS001_08_060100
时钟分配
了Spartan- IIE系列提供了高速，低抖动时钟
通过主全局布线资源分配
如上所述。一个典型的时钟分配网络显示在
图11 。
提供了四个全球性缓冲， 2处的顶部中心
装置和2在底部中心。这些驱动四个
主要的全球网络，反过来推动任何时钟引脚。
设置四个专用时钟垫，一个相邻于
每个全局缓冲区。输入到全局缓冲器是
图11：
全局时钟分配网络
延迟锁定环（ DLL ）
与每个全局时钟输入缓冲器是一个完全digi-
TAL延迟锁定环（ DLL） ，可以消除偏差
时钟输入焊盘和内部时钟输入管脚之间
在整个设备中。每个DLL可以驱动两个全局时钟
网络。该DLL监测输入时钟和通过分布
喊出时钟，并自动调整时钟的延迟元件
（图
12).
时间会被延迟，使得时钟
边缘到达内部触发器后，正好一个时钟周期
它们在输入到达。这个闭环系统有效
消除时钟分配延迟，确保时钟
DS077-2 （ V2.3 ） 2008年6月18日
产品speci fi cation
www.xilinx.com
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