的Spartan- IIE FPGA系列：DC和开关特性
R
期间公差：
允许输入时钟周期的变化纳秒。
牛逼CLKIN =
1
FCLKIN
TCLKIN + TIPTOL
_
输出抖动：
一个理想的区别
参考时钟边缘与实际设计。
相位偏移和最大相位差
理想的时期
实际周期
+抖动
+/-抖动
+最大
相位差
+相位偏移
DS001_52_090800
图22 ：
期间宽容和时钟抖动
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DS077-3 （ V2.3 ） 2008年6月18日
产品speci fi cation
