R
的Spartan- IIE FPGA系列：DC和开关特性
DLL时序参数
因为在直接测量许多内部的难度
定时参数，这些参数是从衍生
基准定时模式。下面的准则反映
整个推荐工作的最坏情况值CON-
ditions 。
速度等级
-7
符号
F
CLKINHF
F
CLKINLF
T
DLLPW
描述
输入时钟频率（ CLKDLLHF ）
输入时钟频率（ CLKDLL ）
输入时钟脉冲宽度
F
CLKIN
-
-
≥25
兆赫
≥50
兆赫
≥100
兆赫
≥150
兆赫
≥200
兆赫
≥250
兆赫
≥300
兆赫
民
60
25
5.0
3.0
2.4
2.0
1.8
1.5
1.3
最大
320
160
-
-
-
-
-
-
-
民
60
25
5.0
3.0
2.4
2.0
1.8
1.5
NA
-6
最大
275
135
-
-
-
-
-
-
-
单位
兆赫
兆赫
ns
ns
ns
ns
ns
ns
DLL时钟容限，抖动和相位信息
所有的DLL输出抖动和相位规格为阻止 -
通过统计测量的封装引脚开采
使用时钟镜配置和匹配的驱动程序。
符号
T
IPTOL
T
IJITCC
T
LOCK
描述
输入时钟周期宽容
输入时钟的抖动容限（周期到周期）
所需的DLL收购锁定时间
(1)
＆ GT ; 60兆赫
50-60兆赫
40-50兆赫
30-40兆赫
25-30兆赫
T
OJITCC
T
PHIO
T
PHOO
T
PHIOM
T
PHOOM
输出抖动（周期到周期）为任何DLL的时钟输出
(2)
CLKIN和CLKO间的相位偏移
(3)
时钟输出之间的相位偏移的DLL
(4)
CLKIN和CLKO间的相位差
(5)
在DLL输出时钟之间的相位差
(6)
图22 ，第44页，
提供关于各种参定义
TER值在下表中。
CLKDLLHF
F
CLKIN
民
-
-
-
-
-
-
-
-
-
-
-
-
最大
1.0
±150
20
-
-
-
-
± 60
±100
±140
±160
± 200
CLKDLL
民
-
-
-
-
-
-
-
-
-
-
-
-
最大
1.0
± 300
20
25
50
90
120
± 60
±100
±140
±160
± 200
单位
ns
ps
μs
μs
μs
μs
μs
ps
ps
ps
ps
ps
注意事项：
1.商业操作条件。添加30％的工业操作条件。
2.
输出抖动
上测量的DLL输出时钟周期到周期抖动
排除
输入时钟抖动。
3.
CLKIN和CLKO间的相位偏移
是CLKIN和CLKO的上升沿之间的最坏情况下的固定时间差，
排除
输出抖动和输入时钟抖动。
4.
时钟输出之间的相位偏移的DLL
在最坏情况下的固定的任何两个DLL上升沿之间的时间差
输出，
排除
输出抖动和输入时钟抖动。
5.
CLKIN和CLKO间的最大相位差
是CLKIN和CLKO之间，或在输出抖动和相位的偏移量之和
CLKIN和CLKO由于单独DLL（不包括输入时钟抖动）上升沿之间的最大区别。
6.
在DLL时钟输出之间的最大相位差
任何DLL之间的输出抖动和相位的偏移量之和
时钟输出，或任何因单独DLL（不包括输入时钟抖动）两个DLL输出上升沿之间的最大区别。
DS077-3 （ V2.3 ） 2008年6月18日
产品speci fi cation
www.xilinx.com
43
