R
的Spartan- II FPGA系列：功能描述。
设备配置过程，直到该DLL后
实现了锁。
通过利用该DLL的优势，除去片内时钟
延迟，设计者可以极大地简化和改进的系统
级设计涉及高扇出，高性能
时钟。
设计注意事项
本节包含更详细的设计资料
以下功能：
延迟锁定环。 。 。看
第27页
块RAM 。 。 。看
第32页
通用的I / O 。 。 。看
第36页
库DLL基元
采用延时锁定环
了Spartan- II FPGA系列提供了多达四个全数字化
专用片上延迟锁定环（ DLL）电路中
提供零传播延迟，低时钟之间的偏移
输出时钟信号的分布在整个装置中，并
先进的时钟域控制。这些专用的DLL可以
被用来实现多种电路的改进和
简化系统级设计。
图22
显示了简化赛灵思库DLL宏，
BUFGDLL 。这个宏提供了一个快速而有效的方式来
提供一个系统时钟具有零传播延迟
在整个设备中。
图23
和
图24
展示
2库DLL元。这些原语提供访问
的完整集合的DLL功能执行时
更复杂的应用。
介绍
优质的片上时钟分配是很重要的。时钟偏差
和时钟延迟影响器件的性能和任务
管理时钟偏移和时钟延迟与传统
时钟树成为大型设备更加困难。该
的Spartan- II系列器件解决这个潜在的问题
通过提供多达四个全数字专用芯片
延迟锁定环（DLL ）电路，其提供零
输出时钟之间的传输延迟和低时钟歪斜
信号分布在整个设备中。
每个DLL可以驱动多达两个全局时钟布线网络
内的设备。全局时钟分配网络
减少时钟歪斜由于装载的差异。通过
监视DLL输出时钟的一个示例，该DLL可以
补偿的路径选择网络上的延迟，有效地
消除从外部输入端口到所述延迟
在装置内各个时钟负载。
除了提供零延迟相对于用户
源时钟，该DLL可以提供的多个阶段
时钟源。该DLL也可以作为一个时钟倍频器，或者它
可以由多达16个分割的用户源时钟。
时钟乘法给设计师一些设计
替代品。例如，50MHz的时钟源一倍
由DLL可以驱动在FPGA设计工作
100兆赫。这种技术可以简化电路板设计
因为主板上的时钟路径不再分配
这样的高速信号。倍频时钟还提供
设计时域复用的选项，使用一个
电路在每个时钟周期的两倍，耗时超过两区少
相同的电路的副本。
该DLL也可以作为一个时钟镜。通过驱动DLL的
输出断片，然后再次插入时，DLL可以使用
到去歪斜多台设备之间的板级时钟。
为了保证系统时钟之前确立
该设备"waking起来， "该DLL可以延迟完成
I
NS 0
O
DS001_22_032300
图22 ：
简体DLL宏BUFGDLL
CLKDLL
CLKIN
CLKFB
CLK0
CLK90
CLK180
CLK270
CLK2X
CLKDV
RST
锁定
DS001_23_032300
图23：
标准的DLL原始CLKDLL
CLKDLLHF
CLKIN
CLKFB
CLK0
CLK180
CLKDV
RST
锁定
DS001_24_032300
图24：
高频率的DLL本原CLKDLLHF
DS001-2 （ V2.8 ） 2008年6月13日
产品speci fi cation
www.xilinx.com
4模块2
27
