R
的Spartan- II FPGA系列：功能描述。
配置数据被加载时， CCLK
频率始终为2.5MHz 。这个频率被使用，直到
所述的ConfigRate位，配置文件的一部分，已
加载到FPGA中，在该点时，频率
改变选定的ConfigRate 。除非一个不同的
频率被指定在设计中，默认的ConfigRate
为4兆赫。在CCLK信号由所创建的频率
内部振荡器具有+ 45 ％的变化， -30％的从
特定网络版的价值。
图17
给出了主串行配置的时序。
在FPGA上接受每个配置数据中的一个位
上升CCLK边缘。在FPGA已被加载后，将
数据用于在菊花链中的下一个设备被呈现在
在CCLK的上升沿后DOUT引脚。
主串行模式
在主串行模式下，FPGA驱动器的输出CCLK
在Xilinx的PROM馈送结构的串行数据流
数据给FPGA的DIN输入。
图15
显示了一个大师
系列FPGA配置从一个从串行FPGA
舞会。斯巴达- II器件在主串模式应
如图所示连接于左侧的装置。
主串行模式通过一个<00x>的模式
销（ M0，M1， M2）。 PROM的RESET引脚由INIT驱动，
和CE输入由DONE驱动。接口是相同的
向从串行模式不同之处在于一个内部振荡器来
在FPGA用于生成配置时钟
（ CCLK ） 。任意数量的不同频率范围
从4到60兆赫可以用在的ConfigRate选项来设置
Xilinx软件。在上电时，在第一60个字节的
CCLK
（输出）
T
成套工具
T
DSCK
在串行数据
T
CCO
串行DOUT
（输出）
DS001_17_110101
.
符号
T
DSCK
T
成套工具
CCLK
DIN安装
DIN举行
描述
5.0
0.0
+45%, –30%
单位
NS ，分
NS ，分
-
频率容限相对于
公称
图17：
主串行模式时序
从并行模式
在从并行模式是最快的配置选项。
字节宽的数据被写入到FPGA中。忙碌的标志
提供一种用于控制在一个时钟频率的数据流
F
CCNH
在50 MHz以上。
图18 ，第24页
显示了两个连接
使用从并行模式的Spartan- II器件。奴隶
并行模式通过对模式引脚<011> （ M0 ，
M1, M2).
如果格式。位的一个配置文件， .rbt或非交换
HEX用于并行编程，那么最
显著位（即每一个配置的最左位
字节，作为显示在文本编辑器）必须被路由到D0的
输入FPGA上。
未示出的代理的控制配置。通常情况下，
一个处理器，微控制器，或CPLD控制从动
并行接口。防除剂提供了字节宽
配置数据， CCLK ，一个片选（CS ）信号和一个
写信号（写）。如果BUSY有效（高）的
FPGA ，数据必须被保持到BUSY变低。
配置完成后，从并行端口的引脚
（ D0-D7 ）可以用作附加的用户I / O 。另外，
该端口可被保留，以允许高速8位
回读。然后数据可以由解断言WRITE被读取。
SEE
"Readback ， "第25页。
DS001-2 （ V2.8 ） 2008年6月13日
产品speci fi cation
www.xilinx.com
4模块2
23
