初步
PLL103-06
DDR SDRAM缓存与DDR 2或3 SDRAM DIMM，
特点
生成12个输出缓存器从一个输入端。
最多支持2 DDR DIMM或3 SDRAM
的DIMM 。
支持266MHz的DDR SDRAM 。
一个额外的输出反馈。
比5ns的延迟更少。
任何输出间偏斜小于100 ps的。
2.5V或3.3V电源电压范围。
增强的DDR和SDRAM输出驱动
通过I2C选择。
采用28引脚SSOP 。
引脚配置
FBOUT
PD ＃
DDR0T_SDRAM0
DDR0C_SDRAM1
VDD3.3_2.5
GND
DDR1T_SDRAM2
DDR1C_SDRAM3
VDD3.3_2.5
BUF_IN
GND
DDR2T_SDRAM4
DDR2C_SDRAM5
VDD3.3_2.5
DDR0T_SDRAM0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
SEL_DDR
DDR5T_SDRAM10
DDR5C_SDRAM11
VDD3.3_2.5
GND
DDR4T_SDRAM8
DDR4C_SDRAM9
VDD3.3_2.5
GND
DDR3T_SDRAM6
DDR3C_SDRAM7
GND
SCLK
SDATA
PLL103-06
框图
注意：
＃ ：低电平有效
SDATA
SCLK
PD ＃
I2C
控制
DDR0C_SDRAM1
DDR1T_SDRAM2
DDR1C_SDRAM3
DDR2T_SDRAM4
DDR2C_SDRAM5
说明
该PLL103-06被设计成一个3.3V / 2.5V缓冲区
在PC应用程序分发高速时钟。该
器件具有12个输出。这些输出可以
配置为支持3无缓冲标准SDR
（单倍数据速率） DIMMS和2个DDR DIMM内存模块。该
PLL103-06可以一起使用的
PLL202-04或类似的时钟合成器的VIA
临266芯片组。
该PLL103-06还具有一个I2C接口，可
启用或禁用每个输出时钟。上电时，
所有输出时钟使能（具有内部上拉） 。
BUF_IN
DDR3T_SDRAM6
DDR3C_SDRAM7
DDR4T_SDRAM8
DDR4C_SDRAM9
DDR5T_SDRAM10
DDR5C_SDRAM11
FBOUT
SEL_DDR
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
冯○○年十二月二十〇日第1页
