初步
PLL103-06
DDR SDRAM缓存与DDR 2或3 SDRAM DIMM，
引脚说明
名字
FBOUT
BUF_IN
PD
数
1
10
2
TYPE
O
I
I
描述
反馈时钟芯片组。输出电压取决于VDD3.3_2.5V 。
从芯片组的参考输入。 3.3V输入标准SDRAM模式;
2.5V输入DDR -only模式。
掉电控制输入。低时，它会三态输出全部。
SEL_DDR
28
I
输入配置DDR -only模式或标准SDR模式。
1 = DDR -only模式（当VDD3.3_2.5选择2.5V ） ;
0 = SDR模式（当VDD3.3_2.5选择3.3V ） 。
在DDR -only模式中，所有输出将被设置为DDR输出。
在标准的SDR模式下，所有输出将被配置为SDRAM
输出。
当SEL_DDR = 1 ，这些输出提供DDR模式输出;当
SEL_DDR = 0 ，这些输出提供标准SDRAM模式的输出。
电压摆幅取决于VDD3.3_2.5 。
当SEL_DDR = 1 ，这些输出提供了互补的副本
BUF_IN ;当SEL_DDR = 0 ，这些输出提供标准SDRAM
模式的输出。电压摆幅取决于VDD3.3_2.5 。
当VDD = 2.5V ， SEL_DDR = 1 。 DDR -only模式中选择;当
VDD = 3.3V ， SEL_DDR = 0 。标准SDRAM的模式被选择。
地面上。
DDR [ 0 ： 5 ] T_SDRAM
[0,2,4,6,8,10]
DDR [ 0 ： 5 ] C_SDRAM
[1,3,5,7,9,11]
VDD3.3_2.5
GND
3,7,12,19,
23,27
4,8,13,18,
22,26
5,9,14,21,25
6,11,17,
20,24
O
O
P
P
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
冯○○年十二月二十〇日第2页
