电气特性
120
122
HCLKIN
123
HA [ 11-29 ]输入信号
124
HD [ 0-63 ]输入信号
125
则hcid [ 0-4 ]输入信号
126
所有其他的输入信号
129
121
127
127
127
127
131
130
HD [ 0-63 ]的输出信号
~ ~
~ ~
128
133
132
135
134
图16. DSI同步模式的信号时序图
2.5.7
TDM时序
表21. TDM时序
1.1 V核心
号
300
301
302
303
304
305
306
307
308
309
310
注意事项：
TDMxRCLK / TDMxTCLK
特征
表达
民
TC
1
(0.5
±
0.1)
×
TC
(0.5
±
0.1)
×
TC
16
7
7
1.3
1.0
活跃
2,3
2.8
—
2.5
—
—
2.5
~
~
HTA输出信号
单位
最大
—
—
—
—
—
—
10.0
—
10.7
9.7
—
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
TDMxRCLK / TDMxTCLK高脉冲宽度
TDMxRCLK / TDMxTCLK低脉冲宽度
TDM接收所有输入建立时间
TDM接收所有输入保持时间
TDMxTCLK高TDMxTDAT / TDMxRCLK输出
TDMxTCLK高TDMxTDAT / TDMxRCLK输出
所有输出保持
时间
4
TDMxTCLK高TDmXTDAT / TDMxRCLK输出高电平
阻抗
2,3
TDMxTCLK高TDMXTSYN输出有效
2
TDMxTSYN输出保持时间
1.
2.
3.
4.
4
值是基于62.5 MHz的氨基酸的最大频率。在TDM接口支持以下62.5 MHz的任意频率。
在300 MHz工作设备被限制在50 MHz的最高TDMxRCLK / TDMxTCLK频率。
值是基于20 pF的电容负载。
当配置为输出， TDMxRCLK充当第二数据链路。见
MSC8113参考手册
了解详细信息。
值是基于10 pF的电容负载。
MSC8113三核数字信号处理器数据手册0
30
飞思卡尔半导体公司
