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系统设计信息
界面。从这种情况下，结温从结到壳体确定
热阻。
T
J
=
T
C
+ (R
θ
JC
×
P
D
)
其中：
T
C
=包装的情况下，温度（℃）
R
θ
JC
=结到外壳热阻（ ° C / W）
P
D
=功耗（ W）
24系统设计信息
本节提供了成功应用电气和热设计建议
MPC8323E.
24.1
系统时钟
该MPC8323E包括三个锁相环。
系统PLL （ AV
DD
2
)
从外部提供的CLKIN的输入产生系统时钟。
使用系统锁相环比被选择的系统和CLKIN之间的频率比
配置位中所描述
第22.4节， “系统PLL配置。 ”
e300内核PLL （ AV
DD
3
)
生成的内核时钟作为从机系统时钟。频率
使用的e300 PLL的比率被选择e300内核时钟与系统时钟之间的比率
配置位中所描述
22.5节， “核心PLL配置。 ”
在QUICC引擎PLL （ AV
DD
1
)
它采用相同的附图作为系统的PLL 。该QUICC
发动机缸体产生或使用外部资源所需的所有串行接口的时钟。
24.2
PLL电源滤波
上面列出的每个锁相环的是通过独立的电源引脚提供电源。电压
在每个级别AV
DD
n
销应该总是等同于V
DD
，优选这些电压均来自
直接从V
DD
通过一个低通滤波器方案，如下面的内容。
有许多方法可以可靠地将电力提供给所述的PLL ，但推荐的解决方法是
如图中提供了五个独立的滤波器电路
图44 ，
一到每五个AV的
DD
销。通过
到每一个PLL提供独立的过滤器的机会，以使得噪声注入来自一个PLL的
其他降低。
该电路的目的是在PLL的谐振频率范围从500千赫滤除噪声，以10兆赫
范围内。它应与表面建安装以最小的有效串联电感（ESL）的电容器。
符合霍华德·约翰逊博士的建议
高速数字设计：一本手册
黑魔法
（ Prentice Hall出版社， 1993年） ，同等价值的多个小电容，建议通过
单个大容量的电容。
MPC8323E的PowerQUICC II Pro的集成通信处理器系列硬件规格，第3版
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飞思卡尔半导体公司
