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ISL98003
引脚说明
（续）
符号
钳
IN
CLOCKINV
IN
TEST
OUT
RESET
XTAL
IN
XTAL
OUT
XCLK
OUT
SCL
SDA
EXTCLK
IN
R[7:0]
G[7:0]
B[7:0]
DATACLK
DATACLK
HS
OUT
HSYNC
OUT
VSYNC
OUT
INT
DE
场
V
A3.3
V
A1.8
VPLL
A3.3
GND
V
D3.3
V
D1.8
VADC
D1.8
VPLL
D1.8
DTEST1 ，2，3 ，4，5
描述
数字3.3V input.When这个输入是高的和外部夹被选择时，所选择的频道的输入端连接到
钳DAC 。
数字3.3V输入。当高，改变180°像素采样相位。 VSYNC切换过程中，在帧速率，允许2倍
欠采样对连续帧奇数和偶数像素。绑到D
GND
如果未使用。
3.3V数字输出。当选择内部COAST或CLAMP的延迟版本。
数字3.3V输入，低电平有效， 70kΩ的上拉至V
D
。以低至少1μs的时间，然后再高重置ISL98003 。这
针是没有必要的正常使用，并且可以直接连接到V
D
供应量。
模拟输入。连接到外部的12MHz到27MHz的晶振和负载电容（见晶体规格推荐加载） 。
典型的振荡幅度为1.0V
P-P
围绕0.5V 。
模拟输出。连接到外部的12MHz到27MHz的晶振和负载电容（见晶体规格推荐
加载） 。典型的振荡幅度为1.0V
P-P
围绕0.5V 。
3.3V数字输出。在f缓冲晶体时钟输出
XTAL
或f
XTAL
/ 2 。可作为系统时钟为其他系统
组件。
数字输入， 5V容限， 500mV的滞后。串行数据时钟的2线接口。
双向数字I / O，开漏输出， 5V容限。串行数据I / O的2线接口。
数字3.3V输入。外部时钟输入的AFE 。
3.3V数字输出。 8位的红色通道的像素数据。
3.3V数字输出。 8位绿色通道的像素数据。
3.3V数字输出。 8位蓝色通道的像素数据。
3.3V数字输出。数据（像素）的时钟输出。
3.3V数字输出。逆DATACLK的。
3.3V数字输出。 HSYNC的输出对准的像素数据。使用此输出帧的数字输出数据。该输出
总是纯粹的水平同步（没有任何复合同步信号）。
3.3V数字输出。缓冲水平同步（或SOG或CSYNC ）输出。这通常用于测量HSYNC周期。这
输出将通过复合同步信号和Macrovision的信号，如果出现在HSYNC
IN
或SOG
IN
.
3.3V数字输出。缓冲VSYNC输出。对复合同步信号，该输出将被置位为的持续时间
中断的正常的HSYNC图案。这通常用于测量VSYNC周期。
数字输出，开漏输出， 5V容限。中断输出显示模式改变或命令的执行状态。高拉
用4.7K电阻。
3.3V数字输出。高时，有有效的视频数据，低中水平和垂直消隐周期。
3.3V数字输出。对于隔行视频，该输出将改变状态，以指示是否当前场是奇数还是偶数。
极性由配置寄存器决定。
电源的模拟部分。连接至3.3V电源供电，每个旁路引脚GND与0.1μF 。
电源的模拟部分。连接到1.8V电源和旁路每个引脚GND与0.1μF 。
电源的模拟PLL部分。连接到3.3V电源和旁路至GND， 0.1μF 。
接地回路连接到裸露焊盘。
电源所有的数字I / O 。连接至3.3V电源供电，每个旁路引脚GND与0.1μF 。
电源为数字核心逻辑。连接到1.8V电源和旁路每个引脚GND与0.1μF 。
电源为ADC的数字部分。连接到1.8V电源和旁路至GND， 0.1μF 。
电源为数字PLL部分。连接到1.8V电源和旁路至GND， 0.1μF 。
对于生产只用。绑到GND 。
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FN6760.0
2008年9月12日
