IDT7132SA / LA和IDT7142SA / LA
HIGH -SPEED 2K ×8双端口静态RAM
军用和商用温度范围
真值表
表I - 非争用
读/写控制
(4)
左或右端口
(1)
R/
W CE
D
0–7
OE
X
H
X
Z
X
L
H
H
H
L
L
L
X
X
L
H
Z
数据
IN
数据
OUT
Z
功能
端口禁用和电源 -
Down模式，我
SB2
还是我
SB4
CE
R
=
CE
L
=
V
IH
，掉电
模式，我
SB1
还是我
SB3
数据写入存储器
(2)
在端口存储器输出数据
(3)
高阻抗输出
2654 TBL 12
功能说明
该IDT7132 / IDT7142提供两个端口具有独立
控制，地址和I / O引脚，允许独立访问
用于读或写操作的任何位置在存储器中。该IDT7132 /
IDT7142具有通过控制的自动断电功能
CE
。该
CE
控制芯片断电电路，
允许各个端口进入待机模式时
没有选择（
CE
=
V
IL
） 。当一个端口被启用，获得了
整个存储器阵列是允许的。
忙碌的逻辑
忙逻辑提供了硬件指示的两个端口
在RAM的同时曾访问过相同的位置。
它也允许两个继续进行访问和信号中的一个
的另一侧，该RAM是“忙” 。忙脚可以再
用于失速的其他接入直到操作
侧完成。如果一个写操作已经尝试
从接收忙指示，写入信号的边
在内部门，以防止继续写。
不需要使用繁忙逻辑的或可取的所有
应用程序。在某些情况下可能是有用的逻辑或
忙碌的输出一起使用任何忙指示为
中断源标志非法或不合逻辑的事件
操作。如果忙逻辑的禁止写入功能不
可取的，繁忙的逻辑可以通过放置部分被禁用
在从模式与M /
S
引脚。一旦从模式
忙
引脚的工作仅仅作为一个写禁止输入引脚。正常
操作可以通过捆绑的编程
忙
引脚为高电平。
如果需要的话，非预期的写操作，可以防止对
端口通过捆绑繁忙引脚端口低。
在IDT7132 / RAM IDT7142在主繁忙输出
模式，是拉式输出，无需上拉
电阻器进行操作。如果这些RAM在正在扩大
深度，那么忙指示的结果数组重
描述查询使用外部与门的。
注意事项：
1. A
0L
– A
10L
≠
A
0R
– A
10R
.
2.如果
忙
= L时，数据不被写入。
3.如果
忙
= L时，数据可能是无效的，参见吨
WDD
和T
DDD
时序。
4. “H” = V
IH
， 'L' = V
IL
， 'X' =不关心， “Z” =高阻态。
表二 - 地址BUSY仲裁
输入
输出
CE
L
X
H
X
L
CE
R
X
X
H
L
A
0L
-A
10L
A
0R
-A
10R
不匹配
MATCH
MATCH
MATCH
忙
L(1)
忙
R(1)
H
H
H
(2)
H
H
H
(2)
功能
正常
正常
正常
写禁止
(3)
2654 TBL 13
注意事项：
1.销
忙
L
和
忙
R
有两路输出的IDT7130 （主） 。两者都是
投入IDT7140 （从） 。
忙
X
在IDT7130输出为开路
漏，不推挽输出。在奴隶
忙
X
输入内部抑制
写道。
2. “L” ，如果输入到相反端口是稳定之前的地址和
启用该端口的输入。 'H' ，如果输入到对面的端口成为
稳定后的地址并启用该端口的输入。如果水龙头是不符合，
或
忙
L
or
忙
R
=低将导致。
忙
L
和
忙
R
输出可
不会低同时进行。
3.写入到左侧端口在内部被忽略时，
忙
L
输出
驾驶低，无论引脚上实际的逻辑电平。写在右边
端口在内部被忽略时，
忙
R
输出驱动低顾及─
更少的销上实际的逻辑电平。
6.02
10
