汽车的eX系列FPGA
的eX时序模型
输入延迟
内部延迟
组合
CELL
预测
路由
延误
输出延迟
I / O模块
t
INYH
= 1.3纳秒
t
IRD1
= 0.5纳秒
t
IRD2
= 0.7纳秒
I / O模块
t
PD
= 1.1纳秒
t
RD1
= 0.6纳秒
t
RD4
= 1.1纳秒
t
RD8
= 1.9纳秒
I / O模块
t
DHL
= 4.9纳秒
注册
CELL
t
ENZL
= 4.0纳秒
t
SUD
= 0.8纳秒
t
HD
= 0.0纳秒
ROUTED
时钟
D
Q
t
RD1
= 0.6纳秒
t
DHL
= 4.9纳秒
t
RCKH
= 2.3纳秒
（ 100 ％负载）
t
RCO
= 1.0纳秒
注册
CELL
t
IRD1
= 0.5纳秒
t
SUD
= 0.8纳秒
t
HD
= 0.0纳秒
D
Q
t
RD1
= 0.6纳秒
I / O模块
I / O模块
t
INYH
= 1.3纳秒
t
ENZL
= 4.0纳秒
t
DHL
= 4.9纳秒
硬线
时钟
t
HCKH
= 1.8纳秒
t
RCO
= 1.0纳秒
注意：
*所示为EX128 ，最坏情况下汽车的条件值（ 2.3 VV
CCA
,
3.3 V V
CCI
35 pF的负载垫） 。
图1-15
的eX时序模型
硬连线的时钟
外部设置=
=
=
=
t
INYH
+ t
IRD1
+ t
SUD
– t
HCKH
1.3 + 0.5 + 0.8 - 1.8 = 0.8纳秒
t
HCKH
+ t
RCO
+ t
RD1
+ t
DHL
1.8 + 1.0 + 0.6 + 4.9 = 8.3纳秒
路由时钟
外部设置=
=
=
=
t
INYH
+ t
IRD2
+ t
SUD
– t
RCKH
1.3 + 0.7 + 0.8 - 2.3 = 0.5纳秒
t
RCKH
+ t
RCO
+ t
RD1
+ t
DHL
2.3 + 1.0 + 0.6 + 4.9 = 8.8纳秒
时钟到输出（垫到PAD ） ，典型的
时钟到输出（垫到PAD ） ，典型的
v3.2
1-17
