占空比失真
表5-84 。最大DCD的DDIO为时钟输出的路径栏上的I / O引脚无PLL -3
设备（ 2/2 ）
注意事项（1 ） ， （ 2 ）
输入的基础上我最大的DCD / O标准饲养的DDIO
时钟端口（在时钟路径中没有PLL ）
DDIO列输出I / O
标准
TTL / CMOS
3.3/2.5 V
1.8 V
1.5 -V LVCMOS
SSTL - 2 I类
SSTL - 2级II
SSTL - 18 I级
SSTL - 18 II类
1.8 -V HSTL I类
1.8 -V HSTL II类
1.5 -V HSTL I类
1.5 -V HSTL II类
1.2 -V HSTL
LVPECL
注意
表5-84 ：
(1)
(2)
表5-84
假设输入时钟为零DCD 。
在DCD规范是基于一个没有逻辑阵列噪音状态。
SSTL-2
2.5 V
85
140
65
60
55
70
60
60
55
85
155
180
SSTL / HSTL
1.8/1.5 V
85
140
65
60
50
70
60
60
55
85
155
180
1.2-V
HSTL
1.2 V
85
140
65
60
50
70
60
60
55
85
155
180
单位
1.8/1.5 V
265
370
295
290
275
260
270
270
270
240
360
180
150
255
175
170
155
140
150
150
150
125
240
180
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
表5-85 。最大DCD的DDIO为-4 & -5时钟输出路径栏上的I / O管脚，不需要PLL
设备（共2第1部分）
注意事项（1 ） ， （ 2 ）
输入的基础上我最大的DCD / O标准饲养的DDIO
时钟端口（在时钟路径中没有PLL ）
TTL / CMOS
3.3/2.5 V
3.3 -V LVTTL
3.3 -V LVCMOS
2.5 V
1.8 V
1.5 -V LVCMOS
SSTL - 2 I类
SSTL - 2级II
440
390
375
325
430
355
350
DDIO列输出I / O
标准
SSTL-2
2.5 V
170
120
105
90
160
85
80
SSTL / HSTL
1.8/1.5 V
160
110
95
100
155
75
70
单位
1.8/1.5 V
495
450
430
385
490
410
405
ps
ps
ps
ps
ps
ps
ps
5–84
的Stratix II器件手册，卷1
Altera公司。
2007年5月
