位置：首页 > IC型号导航 > 首字符E型号页 > 首字符E的型号第531页 > EP1C6F400C6ES > EP1C6F400C6ES PDF资料 > EP1C6F400C6ES PDF资料1第41页
全局时钟网络和锁相环
表2-7 。全局时钟网络源（ 2/2 ）
来源
两用
时钟引脚
DPCLK0
(3)
DPCLK1
(3)
DPCLK2
DPCLK3
DPCLK4
DPCLK5
(3)
DPCLK6
DPCLK7
注释
表2-7 ：
(1)
(2)
(3)
EP1C3器件只有一个锁相环（ PLL 1 ） 。
在100引脚TQFP封装EP1C3器件没有专用时钟引脚
CLK1
和
CLK3.
在100引脚TQFP封装EP1C3器件不具备
DPCLK0 ， DPCLK1 ，
or
DPCLK5
销。
GCLK0
—
—
GCLK1
—
—
—
—
—
—
—
GCLK2
—
GCLK3
v
—
—
—
—
—
—
—
GCLK4
—
—
—
GCLK5
—
—
—
—
—
—
GCLK6
—
—
—
—
GCLK7
—
—
—
—
—
v
—
—
—
—
—
—
v
—
—
—
—
—
v
—
—
—
—
v
—
—
—
v
—
—
v
—
v
时钟乘法和除法
旋风提供的PLL时钟合成为PLL输出端口使用
M / （N
×
后scale计数器）缩放因子。输入时钟是由分
预尺度分频器，
n,
并且然后通过乘以
m
反馈系数。该
控制环路驱动VCO相匹配F
IN
×
（米/ n）中。每个输出端口都具有
独特的后scale计数器来划分下来高频VCO 。为
多个PLL输出具有不同频率，VCO可以设置为
输出频率，以满足其频率最小公倍
规格。然后，后scale分频器缩小输出
频率为每个输出端口。例如，如果输出频率
从一个PLL需要的是33和66 MHz时， VCO设置为330兆赫（中
在VCO的范围最小公倍） 。
每个PLL有一个预分分频器，
n,
该范围可以在值从1到
32.每个PLL也有一个乘法除法，
m,
该范围可以在值
从2到32全局时钟输出，有两个交规模摹分频器
全局时钟输出和外部时钟输出有一个E分频器
外部时钟输出，取值范围为1 32， Quartus II软件
根据该自动选择适当的缩放因子
输入频率，乘法和除法输入值。
Altera公司。
2008年5月
2–35
初步
