CY7C1340F
引脚说明
针
A
0
, A
1
, A
TQFP
37,36,32,33
34,35,44,45,
46,47,48,49,
50,81,82,99,
100
93,94,95,96
88
TYPE
描述
输入 -
用于选择的128K地址位置中的一个地址输入。
采样
如果同步ADSP ADSC或低电平有效的CLK的上升沿和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
被馈送到2位计数器。
输入 -
字节写选择输入，低电平有效。
合格与BWE进行字节写操作
同步的到SRAM中。采样在CLK的上升沿。
输入 -
全局写使能输入，低电平有效。
当上升沿置为低电平
CLK同步，一个全球性的写操作进行的（所有字节写入，无论价值
在BW
[A ：D ]
和BWE ） 。
输入 -
字节写使能输入，低电平有效。
采样在CLK的上升沿。这
同步信号必须被拉低，进行字节写操作。
输入 -
时钟
时钟输入。
用于捕获所有的同步输入到设备中。也可用于
增加突发计数器时， ADV为低电平时，一阵操作过程中。
BW
A,
BW
B,
BW
C
， BW
D
GW
BWE
CLK
CE
1
CE
2
CE
3
OE
87
89
98
输入 -
芯片使能1输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联同步
2
和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为高。
输入 -
芯片使能2输入，高电平有效。
采样在CLK的上升沿。在使用
与CE联同步
1
和CE
3
选择/取消选择该设备。
输入 -
芯片使能3输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联同步
1
和CE
2
选择/取消选择该设备。
输入 -
输出使能，异步输入，低电平有效。
控制的方向
异步DQ引脚。当低时， DQ引脚用作输出。当拉高高， DQ
引脚三态，并作为输入数据引脚。在第一时钟的OE被屏蔽
一个读周期从取消选中状态时出现。
输入 -
提前输入信号，采样CLK ，低电平有效的上升沿。
当
同步断言，它会自动增加一个突发周期的地址。
输入 -
地址选通从处理器，采样在CLK的上升沿，活性
同步
低。
当置为低电平，呈现给设备地址被捕获的
地址寄存器。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE
1
is
拉高高。
输入 -
地址选通从控制器，取样在CLK的上升沿，活性
同步
低。
当置为低电平，呈现给设备地址被捕获的
地址寄存器。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。
输入 -
ZZ “休眠”输入，高电平有效。
当一个置为高电平时，器件
异步非时间关键“休眠”状态与数据的完整性保护。对于正常操作
化，该引脚为低电平或悬空。 ZZ引脚具有内部上拉下来。
I / O-
双向数据I / O线。
作为输入，它们馈入一个片上的数据的寄存器，它
同步是通过CLK的上升沿触发。为输出，他们提供包含数据
在通过在前面的介绍中的地址所指定的存储器位置
时钟上升沿读周期。销的方向由OE控制。当OE
为低电平时，引脚用作输出。当高，的DQ被放置在一个
三态状态。
97
92
86
ADV
ADSP
83
84
ADSC
85
ZZ
64
的DQ
52,53,56,57,
58,59,62,63
68,69,72,73,
74,75,78,79
2,3,6,7,8,9,
12,13
18,19,22,23,
24,25,28,29
15,41,65,
91
17,40,67,
90
4,11,20,27,
54,61,70,77
V
DD
V
SS
V
DDQ
电源
电源输入到该装置的核心。
地
I / O电源
供应
地面的装置的核心。
电源为I / O电路。
文件编号： 38-05219修订版**
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