CY7C1340F
4 -MB （ 128K ×32）流水线DCD同步SRAM
特点
注册的输入和输出的流水线操作
最佳性能（双循环取消选择）
- 深度扩展无等待状态
128K × 32位的通用I / O架构
3.3V -5 ％到+ 10 ％核心供电（V
DD
)
3.3V / 2.5V的I / O电压（V
DDQ
)
快速时钟到输出时间
- 2.6纳秒（ 250 - MHz器件）
- 2.6纳秒（ 225 - MHz器件）
- 2.8纳秒（ 200 - MHz器件）
- 3.5纳秒（ 166 - MHz器件）
- 4.0纳秒（ 133 - MHz器件）
- 4.5纳秒（ 100 - MHz器件）
提供高性能3-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
JEDEC标准的100引脚TQFP封装，引脚排列
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1340F SRAM集成131,072 ×32的SRAM单元
有先进同步外围电路和一个二位
计数器内部突发操作。所有的同步输入是
通过用正沿触发控制寄存器控
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用
（ BW
[A ：D ]
和BWE ）和全局写（GW） 。异步
输入包括输出使能（ OE ）和ZZ引脚。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写cycle.This部分支持字节写
行动（见引脚说明和真值表进行进一步
详细说明） 。写周期可一到四个字节宽
由字节写控制输入进行控制。 GW低电平有效
导致要写入的所有字节。该器件集成了一个
额外的流水线使能寄存器该延迟关闭
输出缓冲器的附加周期，当取消选择是
executed.This功能允许深度扩展，而不penal-
定义了系统性能。
该CY7C1340F从+ 3.3V内核电源供电
而所有输出工作于+ 3.3V或+ 2.5V电源。所有
inputsand输出是符合JEDEC标准的JESD8-5兼容..
选购指南
250兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
2.6
325
40
225兆赫
2.6
290
40
200兆赫
2.8
265
40
166兆赫
3.5
240
40
133兆赫
4.0
225
40
100兆赫
4.5
205
40
单位
ns
mA
mA
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注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
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文件编号： 38-05219修订版**
3901北一街
圣荷西
,
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408-943-2600
修订后的2004年1月19日
