CY7C1340F
开关特性
在整个工作范围
250兆赫
参数
t
动力
时钟
t
CYC
t
CH
t
CL
t
CO
t
DOH
t
CLZ
t
CHZ
t
OEV
t
OELZ
t
OEHZ
时钟周期时间
时钟高
时钟低
数据输出有效CLK上升后
数据输出保持CLK上升后
时钟为低-Z
时钟
[12, 13, 14]
[15, 16]
225兆赫
1.0
4.4
2.0
2.0
200兆赫
1.0
5.0
2.0
2.0
166兆赫
1.0
6.0
2.5
2.5
133兆赫
1.0
7.5
3.0
3.0
100兆赫
1.0
10
3.5
3.5
ms
ns
ns
ns
4.5
2.0
0
ns
ns
ns
4.5
4.5
0
4.5
ns
ns
ns
ns
描述
V
DD
（典型值）的第一接入
[11]
分钟。马克斯。分钟。马克斯。分钟。马克斯。分钟。马克斯。分钟。马克斯。分钟。马克斯。单位
1.0
4.0
1.7
1.7
2.6
1.0
0
2.6
2.6
0
2.6
0
2.6
1.0
0
2.6
2.6
0
2.8
输出时间
2.6
1.0
0
2.8
2.8
0
3.5
2.8
2.0
0
3.5
3.5
0
4.0
3.5
2.0
0
4.0
4.5
4.0
高-Z
[12, 13, 14]
OE低到输出有效
OE低到输出低-Z
[12, 13, 14]
OE高到输出
[12, 13, 14]
高-Z
建立时间
t
AS
t
ADS
t
ADVS
t
WES
t
DS
t
CES
地址建立CLK兴起之前
ADSC ， ADSP建立之前CLK
上升
ADV建立CLK兴起之前
GW ， BWE ， BW
[A ：D ]
建立之前
CLK崛起
数据输入建立之前CLK
上升
芯片使能建立之前CLK
上升
地址保持CLK崛起后
ADSP ， ADSC举行CLK崛起后
ADV保持CLK崛起后
GW ， BWE ， BW
[A ：D ]
保持CLK后
上升
数据输入保持CLK上升后
芯片使能保持CLK崛起后
0.8
0.8
0.8
0.8
0.8
0.8
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.2
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
ns
ns
ns
ns
ns
ns
保持时间
t
AH
t
ADH
t
ADVH
t
WEH
t
DH
t
CEH
0.4
0.4
0.4
0.4
0.4
0.4
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
ns
ns
ns
ns
ns
ns
阴影区域包含预览。
注意事项：
11.这部分有一个电压调节器内部;吨
动力
是电力需要高于V被提供的时间
DD
最小初始前一个读或写操作
可以启动。
12. t
CHZ
, t
CLZ
,t
OELZ
和叔
OEHZ
指定用在交流测试负载（b）部分示出的AC测试条件。转变是从稳态电压测量± 200 mV的。
13.在任何给定的电压和温度，叔
OEHZ
小于吨
OELZ
和T
CHZ
小于吨
CLZ
共享相同的时，以消除静态存储器之间的总线争用
数据总线。这些规范并不意味着一个总线争用条件，但反映出保证在最坏的情况下，用户的条件参数。装置的设计
以实现高阻抗之前从低到Z中的相同的系统条件下进行。
14.这个参数进行采样，而不是100 ％测试。
15.时序参考电平为1.5V时， V
DDQ
= 3.3V和1.25V是当V
DDQ
= 2.5V.
在交流测试负载（一），除非另有说明，所示的16的试验条件。
文件编号： 38-05219修订版**
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