CS4385
1.引脚说明
DSDA4
DSDB4
VLS
DSD_SCLK
MUTEC1
AOUTA1-
AOUTA1+
AOUTB1+
DSDB2
DSDA3
DSDB3
AOUTB1-
48 47 46 45 44 43 42 41 40 39 38 37
DSDA2
DSDB1
DSDA1
VD
GND
MCLK
LRCK
SDIN1
SCLK
M4(TST)
SDIN2
M3(TST)
1
2
3
4
5
6
7
8
9
10
11
12
36
35
34
33
32
AOUTA2-
AOUTA2+
AOUTB2+
AOUTB2-
VA
GND
AOUTA3-
AOUTA3+
AOUTB3+
AOUTB3-
AOUTA4-
AOUTA4+
CS4385
31
30
29
28
27
26
25
13 14 15 16 17 18 19 20 21 22 23 24
SDIN3
SDIN4
M2(SCL/CCLK)
M1(SDA/CDIN)
M0(AD0/CS)
VQ
MUTEC234
AOUTB4-
AOUTB4+
RST
FILT +
VLC
引脚名称
VD
GND
MCLK
LRCK
SDIN1
SDIN2
SDIN3
SDIN4
SCLK
VLC
RST
FILT +
#
4
5
31
6
7
8
11
13
14
9
18
19
20
引脚说明
数字电源
（输入）
-
正电源的数字部分。请参阅推荐能操作
阿婷条件合适的电压。
地
（输入） - 接地参考。应该连接到模拟地。
主时钟
（输入） - 时钟源用于△-Σ调制器和数字滤波器。
表1-3
illus-
trate几个标准的音频采样率和所需的主时钟频率。
向左向右时钟
（输入） - 确定哪个通道，左或右，是在串行当前活动
音频数据线。左/右时钟的频率必须是在音频样本速率Fs 。
串行音频数据输入
（输入） - 输入为二的补码的串行音频数据。
串行时钟
（输入） - 串行时钟，串行音频接口。
控制端口电源
（输入）
-
确定所需要的信号电平的控制端口。参阅
推荐工作条件进行适当的电压。
RESET
（输入） - 该器件进入低功耗模式，所有内部寄存器复位为默认
设置时低。
正参考电压
（输出）
-
正参考电压为内部采样电路。
需要去耦电容和模拟地，如图所示的典型连接图。
静态电压
（输出） - 内部静态电压滤波连接。 VQ必须是电容
耦合到模拟地，如图所示的典型连接图。标称电压电平是
在模拟特性和规格部分规定。 VQ呈现出明显的源
阻抗，从这个引脚拉将改变设备性能的任何电流。然而， VQ可
用于偏置模拟电路假设没有交流信号分量和直流电流不
比模拟特性和规格部分规定的最大值。
静音控制
（输出） - 静音控制引脚走在上电初始化高，复位，静音，
掉电或者如果主时钟到左/右时钟频率比不正确。这些引脚
旨在被用作外部静音电路的控制，以防止杂音即能
发生在任何单一的供应系统。使用外部的静音电路都不是强制性的，也可以是
期望要求绝对最低的多余杂音的设计。
VQ
21
MUTEC1
MUTEC234
41
22
6
DS671F2
