AT17N256/512/010/002/040
引脚说明
AT17N256
8
DIP /
SOIC
1
2
3
4
5
O
O
I
6
–
7
8
20
SOIC
1
3
8
10
11
13
–
18
20
8
DIP
1
2
3
4
5
6
–
7
8
AT17N512/
AT17N010
20
SOIC
1
3
8
10
11
13
–
18
20
AT17N002
20
SOIC
1
3
8
10
11
13
–
18
20
44
TQFP
40
43
13
15
18
21
23
35
38
AT17N040
44
TQFP
40
43
13
15
18
21
23
35
38
名字
数据
CLK
RESET / OE
CE
GND
DC
DC
VCC （ SER_EN ）
V
CC
I / O
I / O
I
I
I
数据
CLK
RESET / OE
三态数据输出的配置。集电极开路双向引脚
编程。
时钟输入。用于增加用于读取内部地址和比特计数器和
编程。
输出使能（高电平有效）和RESET （低电平）时， SER_EN为高。一种低
在复位电平/ OE同时重置地址和位计数器。较高水平（与CE
低），使得数据的输出驱动器。该输入的逻辑极性是可编程的
无论是RESET / OE或RESET / OE 。对于大多数应用，复位应编程
低电平有效。本文档介绍了引脚RESET / OE 。
芯片使能输入（低电平有效） 。低水平（与OE高）允许CLK递增
地址计数器和使能数据输出驱动器。高水平的CE禁用这两个
地址和位计数器和强制器件进入低功耗待机模式。
注意，该引脚会
不
启用/禁用设备的双线串行编程
模式（ SER_EN低） 。
接地引脚。 A 0.2 μF V的去耦电容
CC
并建议GND 。
串行能必须在FPGA装车作业举办高。把SER_EN
低使两线串行编程模式。对于非ISP应用，
SER_EN应该连接到V
CC
.
3.3V （ ± 10 ％ ）商业及工业电源引脚。
NC引脚都连接销，不属于内部合出来的模具。
DC引脚都连接引脚内部连接到芯片。它不推荐
这些端子连接到任何外部信号。
CE
GND
VCC （ SER_EN ）
V
CC
NC
DC
5
3020C–CNFG–08/07
