特点
EE可编程262,144 X 1 ， 524,288 X 1 ， X 1,048,576 1 ， 2,097,152 X 1和
4194304 ×1位的串行存储器用来存储配置方案领域
可编程门阵列（FPGA ）
作为一个3.3V （ ± 10 ％ ）商业及工业版本
简单的界面， SRAM的FPGA
引脚兼容赛灵思
XC17SXXXA和XC17SXXXXL PROM中
兼容赛灵思Spartan
-II ，的Spartan- IIE和Spartan FPGA的XL在主串
模式
非常低功耗CMOS EEPROM工艺
提供6 ×6mm的×1毫米8引脚LAP （与8引脚SOIC / VOIC引脚兼容
包） ， 8引脚PDIP ， 8引脚SOIC ， 20引脚SOIC和44引脚TQFP封装的
比重
低功耗待机模式
高可靠性
- 耐力：最低10写周期
- 数据保存： 20年，在85°C
FPGA
CON组fi guration
内存
AT17N256
AT17N512
AT17N010
AT17N002
AT17N040
3.3V
系统支持
描述
该AT17N系列FPGA配置EEPROM （配置器）提供一个易于
易用，高性价比的配置存储器的现场可编程门阵列。该
AT17N系列器件采用8引脚一圈， 8引脚PDIP ， 8引脚SOIC ， 20引脚
SOIC和44引脚TQFP封装，见表1。 AT17N系列配置器使用简单
串行接入程序，以配置一个或多个FPGA器件。
该AT17N系列配置器可与工业标准编程编程
聚体， Atmel的ATDH2200E编程工具包或Atmel的ATDH2225 ISP和电缆
工厂编程。
表1中。
AT17N系列套餐
包
8引脚LAP
8引脚PDIP
8引脚SOIC
20引脚SOIC
44引脚TQFP
注意：
AT17N256
–
是的
是的
是的
–
AT17N512/
AT17N010
是的
是的
采用8引脚LAP
(1)
是的
–
AT17N002
是的
–
采用8引脚LAP
(1)
是的
是的
AT17N040
–
–
–
–
是的
1. 8引脚封装LAP具有相同的占位面积为8引脚SOIC封装。由于一个8
引脚SOIC封装不适用于AT17N512 / 010 / 002设备，它是possi-
竹叶提取使用的8引脚封装LAP代替。
修订版3020A - CNFG ， 5月3日
1
框图
SER_EN
电源
RESET
设备描述
该配置EEPROM的控制信号（ CE ， RESET / OE和CCLK ）接口
直接面对与FPGA器件的控制信号。所有的FPGA器件可以控制
整个配置过程和检索配置EEPROM数据，而不
需要外部智能控制器。
配置EEPROM RESET / OE和CE引脚控制的三态缓冲器
数据输出引脚，使地址计数器。当RESET / OE为高时，
配置EEPROM重置其地址计数器和三态其DATA引脚。行政长官
销还控制AT17N系列配置器的输出。如果CE是后举行高
RESET / OE复位脉冲，计数器被禁止，数据输出引脚为三态。
当OE随后被驱动为低电平，计数器和数据输出引脚是
启用。当RESET / OE再次变高时，地址计数器复位，
数据输出引脚为三态，无论CE的状态。在上电时，地址
计数器会自动复位。
4
AT17N256/512/010/002/040
3020A–CNFG–04/10/03
AT17N256/512/010/002/040
引脚说明
AT17N256
8
DIP /
SOIC
1
2
3
4
5
O
O
I
6
–
7
8
20
SOIC
1
3
8
10
11
13
–
18
20
AT17N512/
AT17N010
8
DIP /
LAP
1
2
3
4
5
6
–
7
8
20
SOIC
1
3
8
10
11
13
–
18
20
8
LAP
1
2
3
4
5
6
–
7
8
AT17N002
20
SOIC
1
3
8
10
11
13
–
18
20
44
TQFP
40
43
13
15
18
21
23
35
38
AT17N040
44
TQFP
40
43
13
15
18
21
23
35
38
名字
数据
CLK
RESET / OE
CE
GND
DC
DC
VCC （ SER_EN ）
V
CC
I / O
I / O
I
I
I
数据
CLK
RESET / OE
三态数据输出的配置。集电极开路双向引脚
编程。
时钟输入。用于增加用于读取内部地址和比特计数器和
编程。
输出使能（高电平有效）和RESET （低电平）时， SER_EN为高。一种低
在复位电平/ OE同时重置地址和位计数器。较高水平（与CE
低），使得数据的输出驱动器。该输入的逻辑极性是可编程的
无论是RESET / OE或RESET / OE 。对于大多数应用，复位应编程
低电平有效。本文档介绍了引脚RESET / OE 。
芯片使能输入（低电平有效） 。低水平（与OE高）允许CLK递增
地址计数器和使能数据输出驱动器。高水平的CE禁用这两个
地址和位计数器和强制器件进入低功耗待机模式。
注意，该引脚会
不
启用/禁用设备的双线串行编程
模式（ SER_EN低） 。
接地引脚。 A 0.2 μF V的去耦电容
CC
并建议GND 。
串行能必须在FPGA装车作业举办高。把SER_EN
低使两线串行编程模式。对于非ISP应用，
SER_EN应该连接到V
CC
.
3.3V （ ± 10 ％ ）商业及工业电源引脚。
NC引脚都连接销，不属于内部合出来的模具。
DC引脚都连接引脚内部连接到芯片。它不推荐
这些端子连接到任何外部信号。
CE
GND
VCC （ SER_EN ）
V
CC
NC
DC
5
3020A–CNFG–04/10/03
特点
EE可编程262,144 X 1 ， 524,288 X 1 ， X 1,048,576 1 ， 2,097,152 X 1和
4194304 ×1位的串行存储器用来存储配置方案领域
可编程门阵列（FPGA ）
作为一个3.3V （ ± 10 ％ ）商业及工业版本
简单的界面， SRAM的FPGA
引脚兼容赛灵思
XC17SXXXA和XC17SXXXXL PROM中
兼容赛灵思Spartan
-II ，的Spartan- IIE和Spartan FPGA的XL在主串
模式
非常低功耗CMOS EEPROM工艺
提供6 ×6mm的×1毫米8引脚LAP （与8引脚SOIC / VOIC引脚兼容
包） ， 8引脚PDIP ， 8引脚SOIC ， 20引脚SOIC和44引脚TQFP封装的
比重
低功耗待机模式
高可靠性
- 耐力：最低10写周期
- 数据保存： 20年，在85°C
FPGA
CON组fi guration
内存
AT17N256
AT17N512
AT17N010
AT17N002
AT17N040
3.3V
系统支持
描述
该AT17N系列FPGA配置EEPROM （配置器）提供一个易于
易用，高性价比的配置存储器的现场可编程门阵列。该
AT17N系列器件采用8引脚一圈， 8引脚PDIP ， 8引脚SOIC ， 20引脚
SOIC和44引脚TQFP封装，见表1。 AT17N系列配置器使用简单
串行接入程序，以配置一个或多个FPGA器件。
该AT17N系列配置器可与工业标准编程编程
聚体， Atmel的ATDH2200E编程工具包或Atmel的ATDH2225 ISP和电缆
工厂编程。
表1中。
AT17N系列套餐
包
8引脚LAP
8引脚PDIP
8引脚SOIC
20引脚SOIC
44引脚TQFP
注意：
AT17N256
–
是的
是的
是的
–
AT17N512/
AT17N010
是的
是的
采用8引脚LAP
(1)
是的
–
AT17N002
是的
–
采用8引脚LAP
(1)
是的
是的
AT17N040
–
–
–
–
是的
1. 8引脚封装LAP具有相同的占位面积为8引脚SOIC封装。由于一个8
引脚SOIC封装不适用于AT17N512 / 010 / 002设备，它是possi-
竹叶提取使用的8引脚封装LAP代替。
修订版3020A - CNFG ， 5月3日
1
框图
SER_EN
电源
RESET
设备描述
该配置EEPROM的控制信号（ CE ， RESET / OE和CCLK ）接口
直接面对与FPGA器件的控制信号。所有的FPGA器件可以控制
整个配置过程和检索配置EEPROM数据，而不
需要外部智能控制器。
配置EEPROM RESET / OE和CE引脚控制的三态缓冲器
数据输出引脚，使地址计数器。当RESET / OE为高时，
配置EEPROM重置其地址计数器和三态其DATA引脚。行政长官
销还控制AT17N系列配置器的输出。如果CE是后举行高
RESET / OE复位脉冲，计数器被禁止，数据输出引脚为三态。
当OE随后被驱动为低电平，计数器和数据输出引脚是
启用。当RESET / OE再次变高时，地址计数器复位，
数据输出引脚为三态，无论CE的状态。在上电时，地址
计数器会自动复位。
4
AT17N256/512/010/002/040
3020A–CNFG–04/10/03
AT17N256/512/010/002/040
引脚说明
AT17N256
8
DIP /
SOIC
1
2
3
4
5
O
O
I
6
–
7
8
20
SOIC
1
3
8
10
11
13
–
18
20
AT17N512/
AT17N010
8
DIP /
LAP
1
2
3
4
5
6
–
7
8
20
SOIC
1
3
8
10
11
13
–
18
20
8
LAP
1
2
3
4
5
6
–
7
8
AT17N002
20
SOIC
1
3
8
10
11
13
–
18
20
44
TQFP
40
43
13
15
18
21
23
35
38
AT17N040
44
TQFP
40
43
13
15
18
21
23
35
38
名字
数据
CLK
RESET / OE
CE
GND
DC
DC
VCC （ SER_EN ）
V
CC
I / O
I / O
I
I
I
数据
CLK
RESET / OE
三态数据输出的配置。集电极开路双向引脚
编程。
时钟输入。用于增加用于读取内部地址和比特计数器和
编程。
输出使能（高电平有效）和RESET （低电平）时， SER_EN为高。一种低
在复位电平/ OE同时重置地址和位计数器。较高水平（与CE
低），使得数据的输出驱动器。该输入的逻辑极性是可编程的
无论是RESET / OE或RESET / OE 。对于大多数应用，复位应编程
低电平有效。本文档介绍了引脚RESET / OE 。
芯片使能输入（低电平有效） 。低水平（与OE高）允许CLK递增
地址计数器和使能数据输出驱动器。高水平的CE禁用这两个
地址和位计数器和强制器件进入低功耗待机模式。
注意，该引脚会
不
启用/禁用设备的双线串行编程
模式（ SER_EN低） 。
接地引脚。 A 0.2 μF V的去耦电容
CC
并建议GND 。
串行能必须在FPGA装车作业举办高。把SER_EN
低使两线串行编程模式。对于非ISP应用，
SER_EN应该连接到V
CC
.
3.3V （ ± 10 ％ ）商业及工业电源引脚。
NC引脚都连接销，不属于内部合出来的模具。
DC引脚都连接引脚内部连接到芯片。它不推荐
这些端子连接到任何外部信号。
CE
GND
VCC （ SER_EN ）
V
CC
NC
DC
5
3020A–CNFG–04/10/03
特点
EE可编程262,144 X 1 ， 524,288 X 1 ， X 1,048,576 1 ， 2,097,152 X 1和
4194304 ×1位的串行存储器用来存储配置方案领域
可编程门阵列（FPGA ）
作为一个3.3V （ ± 10 ％ ）商业及工业版本
简单的界面， SRAM的FPGA
引脚兼容赛灵思
XC17SXXXA和XC17SXXXXL PROM中
兼容赛灵思Spartan
-II ，的Spartan- IIE和Spartan FPGA的XL在主串
模式
非常低功耗CMOS EEPROM工艺
采用8引脚PDIP ， 8引脚SOIC ， 20引脚SOIC和44引脚TQFP封装的
比重
低功耗待机模式
高可靠性
- 耐力：最低10写周期
- 数据保存： 20年，在85°C
FPGA
CON组fi guration
内存
AT17N256
AT17N512
AT17N010
AT17N002
AT17N040
3.3V
系统支持
描述
该AT17N系列FPGA配置EEPROM （配置器）提供一个易于
易用，高性价比的配置存储器的现场可编程门阵列。该
AT17N系列器件采用8引脚PDIP ， 8引脚SOIC ， 20引脚SOIC和
44引脚TQFP封装，见表1。 AT17N系列配置程序使用一个简单的serial-
访问过程来配置一个或多个FPGA器件。
该AT17N系列配置器可与工业标准编程编程
聚体， Atmel的ATDH2200E编程工具包或Atmel的ATDH2225 ISP和电缆
工厂编程。
表1中。
AT17N系列套餐
包
8引脚PDIP
8引脚SOIC
20引脚SOIC
44引脚TQFP
AT17N256
是的
是的
是的
–
AT17N512/
AT17N010
是的
–
是的
–
AT17N002
–
–
是的
是的
AT17N040
–
–
–
是的
3020C–CNFG–08/07
1
框图
SER_EN
电源
RESET
设备描述
该配置EEPROM的控制信号（ CE ， RESET / OE和CCLK ）接口
直接面对与FPGA器件的控制信号。所有的FPGA器件可以控制
整个配置过程和检索配置EEPROM数据，而不
需要外部智能控制器。
配置EEPROM RESET / OE和CE引脚控制的三态缓冲器
数据输出引脚，使地址计数器。当RESET / OE为高时，
配置EEPROM重置其地址计数器和三态其DATA引脚。行政长官
销还控制AT17N系列配置器的输出。如果CE是后举行高
RESET / OE复位脉冲，计数器被禁止，数据输出引脚为三态。
当OE随后被驱动为低电平，计数器和数据输出引脚是
启用。当RESET / OE再次变高时，地址计数器复位，
数据输出引脚为三态，无论CE的状态。在上电时，地址
计数器会自动复位。
4
AT17N256/512/010/002/040
3020C–CNFG–08/07
AT17N256/512/010/002/040
引脚说明
AT17N256
8
DIP /
SOIC
1
2
3
4
5
O
O
I
6
–
7
8
20
SOIC
1
3
8
10
11
13
–
18
20
8
DIP
1
2
3
4
5
6
–
7
8
AT17N512/
AT17N010
20
SOIC
1
3
8
10
11
13
–
18
20
AT17N002
20
SOIC
1
3
8
10
11
13
–
18
20
44
TQFP
40
43
13
15
18
21
23
35
38
AT17N040
44
TQFP
40
43
13
15
18
21
23
35
38
名字
数据
CLK
RESET / OE
CE
GND
DC
DC
VCC （ SER_EN ）
V
CC
I / O
I / O
I
I
I
数据
CLK
RESET / OE
三态数据输出的配置。集电极开路双向引脚
编程。
时钟输入。用于增加用于读取内部地址和比特计数器和
编程。
输出使能（高电平有效）和RESET （低电平）时， SER_EN为高。一种低
在复位电平/ OE同时重置地址和位计数器。较高水平（与CE
低），使得数据的输出驱动器。该输入的逻辑极性是可编程的
无论是RESET / OE或RESET / OE 。对于大多数应用，复位应编程
低电平有效。本文档介绍了引脚RESET / OE 。
芯片使能输入（低电平有效） 。低水平（与OE高）允许CLK递增
地址计数器和使能数据输出驱动器。高水平的CE禁用这两个
地址和位计数器和强制器件进入低功耗待机模式。
注意，该引脚会
不
启用/禁用设备的双线串行编程
模式（ SER_EN低） 。
接地引脚。 A 0.2 μF V的去耦电容
CC
并建议GND 。
串行能必须在FPGA装车作业举办高。把SER_EN
低使两线串行编程模式。对于非ISP应用，
SER_EN应该连接到V
CC
.
3.3V （ ± 10 ％ ）商业及工业电源引脚。
NC引脚都连接销，不属于内部合出来的模具。
DC引脚都连接引脚内部连接到芯片。它不推荐
这些端子连接到任何外部信号。
CE
GND
VCC （ SER_EN ）
V
CC
NC
DC
5
3020C–CNFG–08/07
QQ：2880707522 复制
