ADS6149/ADS6129
ADS6148/ADS6128
SLWS211B - 2008年7月 - 修订2008年10月
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引脚分配（ CMOS模式） - ADS6149 / 48和ADS6129 / 28
针
名字
AVDD
AGND
CLKP ， CLKM
INP ， INM
VCM
号
8, 18, 20,
22, 24, 26
9, 12, 14,
17, 19, 25
10, 11
15, 16
13
I / O
I
I
I
I
IO
数
引脚
6
6
2
2
1
3.3 V模拟电源
模拟地
差分时钟输入
差分模拟输入
内部基准模式 - 共模电压输出。
外部基准模式 - 参考输入。强制该引脚上的电压设置内部
参考文献：
串行接口，复位输入。
当使用串行接口模式，用户必须通过初始化内部寄存器
硬件复位通过施加高脉冲持续在这个引脚或通过软件复位选项。
请参阅
串行接口
部分。
在并行接口模式，用户必须配合RESET引脚永久HIGH 。 （ SDATA和SEN
在这种模式下被用作并联引脚控制）
该引脚有一个内部100 kΩ的上拉下拉电阻。
串行接口的时钟输入。该引脚有一个内部100 kΩ的上拉下拉电阻。
此引脚用作串行接口数据输入时， RESET为低。它的功能是关闭电源
控制引脚，当RESET引脚拉高。
SEE
表3
了解详细信息。
该引脚有一个内部100 kΩ的上拉下拉电阻。
此引脚用作串行接口使能输入，当RESET为低。
当RESET引脚拉高它作为输出时钟边缘控制。看
表4
有关详细
信息。
该引脚有一个内部100 kΩ上拉电阻到AVDD 。
DFS
6
I
1
数据格式选择输入。该引脚设置数据格式（二进制补码或偏移二进制）
和LVDS / CMOS输出接口类型。
SEE
表5
了解详细信息。
模式
CLKOUT
OE
CLKOUTM
D0–D13
23
5
7
4
SEE
图11
和
图12
3
2, 35
1 ， 36 ， PAD
4
SEE
图11
和
图12
I
O
I
O
O
1
1
1
1
14/12
内部或外部参考选择控制和低速模式控制。看
表6
为
的详细信息。
CMOS输出时钟
输出缓冲器使能输入，高电平有效。该引脚有一个内部100 kΩ上拉电阻到AVDD 。
差分输出时钟，补体
14位/ 12位CMOS输出数据
这是一个CMOS输出与DRVDD电源来确定逻辑电平。它用作外的范围
指示灯复位后，当寄存器位<SERIAL READOUT> = 0用作串行
寄存器读出脚的时候<SERIAL READOUT> = 1 。
1.8 V数字和输出缓冲器供应
数字和输出缓冲器地
在CMOS模式下未使用的引脚
不要连接
描述
RESET
30
I
1
SCLK
29
I
1
SDATA
28
I
1
SEN
27
I
1
OVR_SDOUT
DRVDD
DRGND
未使用
NC
O
I
I
1
2
2
1
28
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2008 ，德州仪器
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