AD9522-0
t
S
CS
t
C
t
CLK
t
高
SCLK
t
低
t
DS
t
DH
SDIO
n位
位n + 1
图69.串行控制端口时序，写
表45.串行控制端口时序
参数
t
DS
t
DH
t
CLK
t
S
t
C
t
高
t
低
t
DV
描述
之间的数据和SCLK的上升沿建立时间
保持时间之间的数据和SCLK的上升沿
时钟周期
在CS之间建立时间的下降沿与SCLK的上升沿（通信周期的开始）
在SCLK上升沿与CS上升沿之间的建立时间（通信周期结束）
最低时期， SCLK应处于逻辑高电平状态
最低时期， SCLK应处于逻辑低状态
SCLK至有效SDIO和SDO （参见图67 ）
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