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HiRel它SX -A系列FPGA
表1-23
HiRel它A54SX72A时序特性
最坏情况下的军事条件下，V
CCA
= 2.25 V, V
CCI
= 4.75 V ，T
J
= 125°C
“-1”速度
参数
t
HCKH
t
HCKL
t
HPWH
t
HPWL
t
HCKSW
t
HP
f
HMAX
t
RCKH
t
RCKL
t
RCKH
t
RCKL
t
RCKH
t
RCKL
t
RPWH
t
RPWL
t
RCKSW
t
RCKSW
t
RCKSW
t
QCKH
t
QCHKL
t
QCKH
t
QCHKL
t
QCKH
t
QCHKL
t
QPWH
t
QPWL
t
QCKSW
t
QCKSW
t
QCKSW
注意事项：
1.对于双宏模块，使用吨
PD
+ t
RD1
+ t
PDN
, t
RCO
+ t
RD1
+ t
PDN
或T
PD1
+ t
RD1
+ t
SUD
，适当的指令。
2.路由延迟是在最恶劣的工作条件下的典型设计。这些参数应该被用于估计
器件的性能。布线后的时序分析或模拟需要确定实际性能。
描述
输入低电平到高电平（垫R-单元格中输入）
输入高电平变为低电平（垫R-单元格中输入）
最小脉冲宽度高
最小脉冲宽度低
最大倾斜
最小周期
最大频率
输入从低到高（垫R-单元格输入，轻负载）
输入高至低（垫R-细胞的输入，轻负载）
输入从低到高（垫R-单元格输入， 50 ％负载）
输入高至低（垫R-单元格输入， 50 ％负载）
输入从低到高（垫至R -细胞输入， 100％负载）
输入高至低（垫R-细胞的输入， 100 ％负载）
最小脉冲宽度高
最小脉冲宽度低
最大偏移（轻载）
最大斜度（ 50 ％负载）
最大斜度（ 100 ％负载）
输入低电平到高电平（轻载）
（垫到R-单元格输入）
输入高电平变为低电平（轻载）
（垫到R-单元格输入）
投入低到高（ 50 ％负载）
（垫到R-单元格输入）
输入高电平变为低电平（ 50 ％负载）
（垫到R-单元格输入）
投入低到高（ 100 ％负载）
（垫到R-单元格输入）
输入高电平变为低电平（ 100 ％负载）
（垫到R-单元格输入）
最小脉冲宽度高
最小脉冲宽度低
最大偏移（轻载）
最大斜度（ 50 ％负载）
最大斜度（ 100 ％负载）
2.2
2.2
1.3
1.5
1.7
2.2
2.2
3.3
3.4
3.6
1.9
1.7
2.2
2.0
2.5
2.3
2.6
2.6
1.5
1.8
2.0
4.4
227
3.5
3.8
3.7
4.1
3.9
4.3
2.6
2.6
3.9
4.0
4.2
2.2
2.0
2.6
2.3
2.9
2.6
2.2
2.2
2.1
5.2
192
4.1
4.5
4.4
4.8
4.6
5.1
分钟。
马克斯。
2.4
2.2
2.6
2.6
2.4
专用（硬线）阵列时钟网络
2.8
2.6
ns
ns
ns
ns
ns
ns
兆赫
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
“标准”速度
分钟。
马克斯。
单位
路由阵列时钟网络
象限阵列时钟网络
1 -2 8
v2.0
