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美洲国家组织公关IC
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的ProASIC设备由Actel的设计师系列支持
软件，以及所有的行业标准的第三方
CAE工具。不像其他的FPGA供应商，没有特殊的高密度脂蛋白
实例化或设备相关的属性，在需要的时候
使用标准的VHDL或Verilog HDL设计流程
的ProASIC 。其结果是，设计人员可以利用该技术
独立于设备的ProASIC HDL代码。此功能
和类似ASIC设计流程确保无缝过渡
到ASIC实现，如果产量保证一
迁移到一个门阵列或标准细胞产物
（图
17).
ACTgen自动生成存储器和FIFO与
所有的各种选项（宽度，深度，访问方式，校验
检查或产生，标志等）。对于一个同步读
端口，用户可以选择输出是否被流水线化或
透明的。 ACTgen允许任何位宽高达252 （为
A500K270装置） 。 ACTgen还可以优化内存
堆放在256字的增量。然而，任何单词的深度
也可以组合起来，以7168字。 ACTgen允许
用户生成的分布式存储器。
地点和路线是由Actel的Designer软件进行的。
可用于UNIX工作站和PC平台，设计师
软件接受以Verilog ， VHDL标准的网表，并在
EDIF格式，执行的时序驱动布局布线
设计成所选器件/封装，并提供了
对于backannotated模拟版图后定时信息
或静态时序分析。设计软件还
含有非常强大的布局能力，为
有经验的用户。一个非常全面的地板
规划，时序和布线约束为用户提供了
在工具的功能优化控制，使他们
以满足他们严格的设计要求。用户可以访问
以约束，使他们完全控制了资源
管理。见
Designer用户指南
各种
限制和它们的用途。
的的ProASIC设备也完全由Actel的支持
自由人的设计工具套件。自由人是一个设计管理
环境，集成了所需的设计工具，
简化了设计流程，管理所有的设计和日志
文件，并通过工具之间的必要的设计数据。
自由人包括的Synplify ， ViewDraw ， Actel的设计师系列，
的ModelSim HDL仿真器，以及WaveFormer精简版。
一旦设计完成，编程的比特流是
下载到器件编程的一部分的ProASIC
编程。的ProASIC 500K设备可以被编程
与硅雕塑家II和Flash Pro的程序员。
板载编程也可以。参阅
在系统编程的ProASIC 500K与硅
雕塑家
应用指南以获取更多信息。
设计制作/验证
高位
设计
（ Verilog或VHDL ）
综合工具
Verilog或VHDL仿真器
合成
图书馆
模拟
图书馆
前锋
限制
结构
网表
设计实现
P&R用户
限制
设计师
（ P&R工具）
反向编序
ACTgen
程序设计
程序设计
数据
SDF
定时
控制与仿真
网络文件
硅
雕塑家II
定时
图书馆
模拟
图书馆
FL灰
亲
Verilog或VHDL仿真器
定时
分析仪
图17 -
的ProASIC设计流程
停产 - V3.0
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