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40MX和42MX FPGA系列
输入延迟
I / O模块
tINYL = 0.8纳秒
t
IRD1 = 2.0纳秒
内部延迟
预测
路由
延误
输出延迟
I / O模块
组合
逻辑模块
D
Q
t
PD = 1.2纳秒
t
RD1 = 0.7纳秒
t
RD2 = 1.9纳秒
t
RD4 = 1.4纳秒
t
RD8 = 2.3纳秒
I / O模块
顺序
逻辑模块
COMBIN
-atoria升
逻辑
包括
tSUD = 0.3纳秒
的tHD = 0.00纳秒
tCKH = 2.70纳秒
FMAX = 296 MHz的
FO = 32
TLCO = 5.2纳秒（轻载时，焊盘到焊盘）
吨CO = 1.3纳秒
tDLH = 2.5纳秒
G
静省= 0.0纳秒
t
INSU = 0.3纳秒
tINGL = 1.3纳秒
tDLH = 2.5纳秒
D
Q
TRD1 = 0.70纳秒
D
Q
腾思= 4.9纳秒
G
tOUTH = 0.00纳秒
tOUTSU = 0.3纳秒
tGLH = 2.6纳秒
ARRAY
钟
注意事项：
*值显示为A42MX36 ' 3'在5.0V最坏情况下的商业条件。
**负载依赖
图1-19
42MX时序模型（使用象限时钟逻辑功能）
输入延迟
I / O模块
tINPY=1.0ns
tIRD1=2.0ns
D
G
Q
tINSU=0.5ns
tINH=0.0ns
tINGO=1.4ns
预测
路由
延误
WD [7：0 ]
WRAD [5：0 ]
BLKEN
文
WCLK
tADSU=1.6ns
tADH=0.0ns
tWENSU=2.7ns
tBENS=2.8ns
RD [7 ：0]的
RDAD [5：0 ]
任
RCLK
tADSU=1.6ns
tADH=0.0ns
tRENSU=0.6ns
tRCO=3.4ns
tRD1=0.9ns
I / O模块
tDLH=2.6ns
D
G
Q
ARRAY
钟
F
最大
-167兆赫
tGHL=2.9ns
tLSU=0.5ns
tLH=0.0ns
注意：
*值显示为A42MX36 “ -3在5.0V最坏情况下的商业条件。
图1-20
42MX时序模型（ SRAM功能）
1 -2 4
v6.0
