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40MX和42MX FPGA系列
路由结构
对MX架构采用垂直和水平布线
跟踪互连各种逻辑电路和I / O模块。
这些路由轨道是可能的金属互连
连续或分成段。不同网段
长度就可以实现的设计，超过90％的互连
跟踪发生仅具有两个反熔丝连接。
段可以用被连接在一起，在端部
反熔丝以增加其长度达的全长
的轨道。所有互连件可通过一
最多四个反熔丝。
分段
横
路由
逻辑
模块
反熔丝
垂直布线图
卧式路由
水平布线曲目涵盖了整排的长度或
被分成多个段，并且位于
模块的行之间。跨越任何部分
超过三分之一的行长度被认为是一个
长水平段。一个典型的通道显示在
图1-6 。
在水平布线，专用路由
轨道被用于全局时钟网络和电力
和地面扎过的曲目。非专用的磁道被用于
信号网。
图1-6
MX路由结构
时钟网络
该40MX设备有一个全局时钟分配
网络（CLK） 。信号可以放在CLK网络
通过该CLKBUF缓冲区被路由。
在42MX设备中，有两个低偏移，高扇出
时钟分配网络，简称为CLKA和
CLKB 。每个网络都有一个时钟模块（ CLKMOD ）的
可以从任意的选择时钟信号的源
下面（图
1-7 1-5页） ：
从外部的CLKA垫，使用CLKBUF
卜FF器
从外部的CLKB垫，使用CLKBUF
卜FF器
来自内部的CLKINTA输入，使用CLKINT
卜FF器
来自内部的CLKINTB输入，使用CLKINT
卜FF器
立式路由
另一组路由轨道垂直穿过运行
模块。有三种类型的垂直轨迹：输入
输出，而长。长轨道跨越的列长度
的模块，并且可以被划分为多个段。
在输入每个轨道段是专门为输入
的一个特定的模块;在输出轨道各段
是专用于一个特定模块的输出。长
段提交的，可以在被分配
路由选择。每个输出段跨越四个通道（ 2
以上和2所示） ，除了靠近顶部和底部
数组，其中边缘效应发生。纵长
轨道包含一个或两个部分。一个例子
的垂直布线轨道和片段示于
图1-6 。
时钟模块位于I的第一行中的输入/输出
模块。时钟驱动器和专用的水平时钟
轨道分别位于每个水平路由通道。
在这两个40MX时钟输入焊盘和42MX设备可以
也可以作为普通的I / O ，绕过时钟
网络。
该A42MX36设备有四个额外的寄存器控制
资源，被称为象限时钟网络（图
1-8上
第1-5页） 。
每个象限时钟提供一个地方，高
扇出资源内连续的逻辑模块
其象限器件。象限时钟信号可以
从特定的I / O引脚或内部数组起源
并且可以作为一个辅助寄存器时钟，寄存器
清除或输出使能。
反熔丝结构
反熔丝是"normally open"结构。利用
反熔丝实现的可编程逻辑器件
结果在高度可测试结构以及高效
编程算法。有没有预先存在
连接;暂时连接可以使用进行
通过晶体管。这些临时连接，可以隔离
个别反熔丝被编程和个人
电路结构进行测试，其可以之前进行
和编程后。例如，所有的金属轨道能
相邻之间的连续性和短裤进行测试
跟踪，和所有的逻辑模块的功能可以
验证。
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v6.0
