AD9231
如果一个低抖动时钟源不可用，另一种选择是
交流耦合差分PECL信号的采样时钟输入
针，如显示于图52。
AD9510/AD9511/AD9512/
AD9513/AD9514/AD9515/AD9516/AD9517
时钟驱动器提供
优异的抖动性能。
0.1F
AD951x
PECL驱动器
240
240
0.1F
CLK +
100
0.1F
输入时钟分频器
该AD9231包含一个输入时钟分频器的能力
分1和8之间通过整数值的输入时钟。
通过启用内部获得最佳性能
使用其他的分频比，当占空比稳定器（ DCS ）
大于1 ，2或4 。
在AD9231时钟分频器可以使用同步
外部同步输入。第1位和第2位寄存器为0x100的允许
时钟分频器要对每一个同步信号重新同步
或仅在第一SYNC信号后对寄存器进行写入。一
有效的SYNC使时钟分频器复位到其初始状态。
这种同步功能允许多个部位有
它们的时钟分频器对准，以保证同时输入
取样。
时钟
输入
50k
50k
图52.差分PECL采样时钟（高达625 MHz的）
第三个选择是交流耦合差分LVDS信号的
采样时钟输入引脚，如图53。 AD9510 /
AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/AD9517
时钟驱动器具有出色的抖动性能。
0.1F
AD951x
LVDS驱动器
0.1F
CLK +
100
0.1F
08121-019
时钟
输入
0.1F
ADC
CLK “
时钟占空比
典型的高速ADC利用两个时钟边沿产生
各种内部定时信号，并且作为结果，可以
敏感的时钟占空比。通常，一个± 5 ％的容差为
保持动态的时钟占空比要求
性能特点。
该AD9231内置一个占空比稳定器（DCS ）的重新定时
所述非抽样（下降沿） ，提供一个内部时钟
信号与一个标称50 ％的占空比。这允许用户
提供一个宽范围的时钟输入占空比，而不会影响
在AD9231的性能。噪声和失真perform-
ANCE几乎是平坦的DCS广泛的占空比
上，如图55 。
抖动在输入的上升沿是关心的静止和不
由内部稳定电路容易降低。税
循环控制回路不工作的时钟频率低于
20 MHz的标称。该环路的时间常数相关联的
它必须在应用程序被认为在其中
时钟速率可以动态地改变。 1.5 μs的等待时间为5微秒
后一个动态时钟频率的增加或减少需要
前DCS环路重新锁定到输入信号。
80
时钟
输入
ADC
CLK “
08121-020
时钟
输入
0.1F
50k
50k
图53.差分LVDS采样时钟（高达625 MHz的）
在一些应用中，它是可以接受的，以驱动样品
时钟输入端与一个单端1.8 V CMOS信号。在这样的
应用程序，直接由CMOS门电路驱动CLK +引脚，
绕过CLK-引脚与地之间使用0.1 μF的电容（见
图54）。
V
CC
0.1F
时钟
输入
50
1
1k
1k
AD951x
CMOS驱动器
可选
0.1F
100
CLK +
ADC
CLK “
0.1F
08121-021
1
50
电阻器是可选的。
75
70
DCS ON
图54.单端1.8 V CMOS输入时钟（高达200 MHz ）
SNR （ dBFS的）
65
60
DCS OFF
55
50
08121-078
45
40
10
20
30
40
50
60
正占空比（ ％ ）
70
80
图55. SNR与DCS开/关
第0版|第24页36
