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Actel的Fusion混合信号FPGA
具有可编程延迟缓冲器全球
该CLKDLY宏是在不使用PLL的直通时钟源，但是提供的能力
使用可编程延迟来延迟时钟输入（图
2-21).
该CLKDLY宏接受的
选择的时钟输入端，并增加了用户定义的延迟元件。这个宏产生输出时钟
从输入时钟的相移。
该CLKDLY宏可由INBUF宏被驱动以创建复合宏，其中所述的I / O
使用硬连线连接宏观驱动器的全局缓冲区（带有可编程延迟） 。在这
情况下，I / O必须被放置在专用的全局I / O单元中的一个。
很多具体的INBUF宏支持多种单端和差分I / O标准
通过Fusion系列的支持。可用INBUF宏的描述
融合， IGLOO / E
和的ProASIC3 / E微距库指南。
该CLKDLY宏可以直接从驱动FPGA内核。
该CLKDLY宏也可以从正在通过FPGA常规路由传送的I / O驱动的
面料。在这种情况下，用户必须初始化一个特殊的宏， PLLINT ，从区分
硬接线I / O连接如前所述。
中的自由人IDE和设计工具的SmartGen部分视觉CLKDLY配置允许
用户选择延迟的所需量，并适当地配置了延迟元件。
的SmartGen还允许用户选择输入时钟源。的SmartGen会自动
实例化的特殊的宏， PLLINT ，在需要的时候。
时钟源
输入LVDS / LVPECL宏
时钟调理
产量
GLA
CLK
PADN
PADP
DLYGL [4 ：0]的
INBUF *宏
Y
PAD
Y
GL
or
GLB
or
GLC
图2-21
融合CCC选项：具有可编程延迟缓冲器全球
PR厉鹗M I N A RY V1 。 7
2 - 27
