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R
斯巴达和Spartan- XL FPGA系列数据手册
长度计数赛
CCLK周期
CCLK
F
DONE
C1
I / O
C2
C3
C4
F
=说完，没有更多的
配置所需的时钟
菊花链领先设备
必须有最新型F
粗线描述
默认时序
CCLK_NOSYNC
C2
GSR活动
C2
DONE IN
C3
C4
C3
C4
F
DONE
C1， C2或C3
I / O
CCLK_SYNC
Di
GSR活动
Di
Di+1
Di+1
F
DONE
C1
I / O
U2
U3
U4
UCLK_NOSYNC
GSR活动
U2
U3
U4
U2
DONE IN
U3
U4
F
DONE
C1
I / O
U2
UCLK_SYNC
GSR活动
同步
不确定
Di
Di+1
Di+2
Di
Di+1
Di+2
UCLK周期
DS060_39_082801
图31 ：
启动时间
配置通过边界扫描
引脚
的Spartan / XL器件可通过bound-被构造
元扫描引脚。基本步骤如下：
启动FPGA与INIT为低（或驱动
PROGRAM引脚低电平的时间超过300纳秒其次是
高，同时保持低INIT ） 。控股INIT允许低
足够的时间来发出CONFIG命令到
FPGA 。该引脚可以用作I / O配置，如果后
电阻是用来装INIT低。
发出CONFIG命令至TMS输入。
等待INIT变为高电平。
序的边界扫描测试访问端口的
Shift-DR状态。
切换TCK时钟数据到TDI引脚。
用户必须考虑INIT毕竟TCK时钟周期
变高，因为所有这些周期都会影响长度计数
进行比较。
有关详细信息，请参阅Xilinx应用
注意， "Boundary
扫描FPGA Devices."
此应用程序
说明适用于斯巴达和Spartan -XL的设备。
DS060 （ V1.8 ） 2008年6月26日
产品speci fi cation
www.xilinx.com
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