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XC17V00系列配置PROM
引脚说明
DATA [ 0：7]
对应的内部地址的数组数据值
柜台位置是输出使能数据[ 0-7 ]输出
销（多个）时， CE是活动的， OE是活动的，并且内部
地址计数器不增加超出其终端
计数（ TC ）值。否则，所有的数据引脚处于高
阻抗状态时， CE是无效的， OE是无效的，或者
内部地址计数器递增超出其
终端计数（ TC）值。
该XC17V01 ， XC17V02和XC17V04只具有
单个数据输出引脚连接到FPGA的串行
配置数据输入引脚。
该XC17V08和XC17V16有D [ 0-7]输出引脚。
在器件编程的XC17V08和XC17V16
在任一串行输出模式必须被编程为使用或
并行输出模式。对于XC17V08和XC17V16设备
编程为串行输出模式下，只有D0销是
启用数据输出到的Virtex
系列FPGA系列
配置数据输入引脚。在串行模式下， D [ 1-7]
输出引脚保持在高阻抗状态，可能是
悬空。对于XC17V08和XC17V16设备
编程到并行输出模式，所有D [ 0-7]输出引脚
启用了字节宽的数据输出到FPGA
SelectMAP配置数据输入引脚。
数据/ D0引脚器件在一个双向I / O
编程。
首席执行官
芯片使能输出连接到下一个的CE输入
PROM菊花链。该输出为低电平时， CE
和OE输入都主动和内部地址
计数器已经增加超过其终端数
（ TC ）值。 CEO返回到高当OE变为无效或
CE变为高电平。
BUSY （ XC17V16和XC17V08只）
就断言BUSY输入高防止上升沿
从递增的内部地址计数器CLK和
保持在数据引脚的当前数据。
注意：
如果BUSY脚悬空，则可编程选项
在内部配合忙于内部下拉电阻必须设置
在器件编程。
V
PP
编程电压。上述规定的无过冲
最大电压允许在该引脚。对于正常的读
操作时，该引脚必须连接到V
CC
。否则，
这样可能会导致不可预测的，与温度有关
操作和在电路调试严重的问题。
注意！
不要让V
PP
浮动！
V
CC
和GND
正电源和接地引脚。
CLK
在CLK输入的每个上升沿递增内部
地址计数器，当CE是活动的， OE是活动的，则
内部地址计数器并没有增加它的过去
终端计数（ TC ）值， BUSY为低。
注意：
的BUSY状态仅适用于XC17V08和
XC17V16.
PROM引脚排列XC17V16和XC17V08
销未上市
表1
“无连接”。
表1：
引脚排列XC17V16和XC17V08
(1)
引脚名称
忙
D0
D1
44引脚VQFP （ VQ44 ）
24
40
29
42
27
9
25
14
19
43
13
15
6, 18, 28, 37, 41
21
44引脚PLCC （ PC44 ）
30
2
35
4
33
15
31
20
25
5
19
21
3, 12, 24, 34, 43
27
RESET / OE
该输入引脚的极性是可编程的，因为无论是
RESET / OE或OE / RESET 。的极性被设定为时间
器件编程。该设备默认为高电平有效
RESET ，但利用Xilinx FPGA的兼容性要求
极性与低电平有效复位进行编程。
当RESET处于激活状态时，地址计数器保持为“0” ，
并将该数据输出端处于高阻抗状态。
D2
D3
D4
D5
D6
D7
CLK
RESET / OE
（ OE / RESET ）
CE
GND
首席执行官
CE
高时，该引脚保持在内部地址计数器
复位时，使处于高阻抗状态的数据输出，并
强制器件进入低我
CC
待机模式。
DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
www.xilinx.com
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