CDCE937
CDCEL937
www.ti.com
SLAS564F - 2007年8月 - 修订2010年3月
时序要求
在电源电压，负载和工作的自由空气的温度范围内推荐
民
CLK_IN要求
f
CLK
t
r
/ t
f
税
CLK
LVCMOS时钟输入频率
PLL旁路模式
PLL模式
0
8
40%
标准
模式
民
SDA / SCL时序要求（见
图12）
f
SCL
t
SU （ START）
t
H（ START）
t
W（ SCLL ）
t
W（ SCLH ）
t
H（ SDA ）
t
SU（ SDA ）
t
r
t
f
t
SU（ STOP）
t
公共汽车
SCL时钟频率
启动安装程序时（ SCL ，SDA前低至高）
开始保持时间（ SDA后低SCL为低电平）
SCL为低电平脉冲持续时间
SCL高电平脉冲持续时间
SDA保持时间（ SDA后SCL为低电平有效）
SDA建立时间
SCL / SDA输入上升时间
SCL / SDA输入下降时间
停止建立时间
一个停止和启动条件之间的总线空闲时间
4
4.7
0
4.7
4
4.7
4
0
250
1000
300
0.6
1.3
3.45
100
0
0.6
0.6
1.3
0.6
0
100
300
300
0.9
400
千赫
ms
ms
ms
ms
ms
ns
ns
ns
ms
ms
最大
160
160
3
60%
快
模式
民
最大
兆赫
ns
喃
最大
单位
上升和下降时间的CLK信号（20％至80％）
在V占空比CLK
DD
/2
单位
版权所有 2007-2010 ，德州仪器
提交文档反馈
5
产品文件夹链接（ S） ：
CDCE937 CDCEL937
