Z9104
输出时钟禁用和启用时间
当每个时钟使能引脚（ SC25通过SC6 ）被带到
为逻辑低电平时，其相关的输出时钟（ CLK25通过
CLK6 ）一种完全之后将被强制为逻辑低电平
周期。的使能引脚是同步的内部时钟
使得在断言，这些信号将保持的时钟的低
直到新的时钟周期的开始，从而避免欠幅
脉冲产生的输出。
图2
给出了推荐的电源去耦
电路，以获得最小的器件时钟噪声（抖动） 。设计
显示工具在嘈杂的V这种脱钩方案
DD
环境保障设备的内部模拟电路
从主3.3V电源产生的数字噪音。一系列
2.2 15欧姆，建议卢比。 RS应该是
调节到需要产生可接受的最小值
表演从设备。在最终的限制
RS最大值是设备的最小V
DD
规格。
CLK
SCX
CLKX
停止下一个下降沿
开始下一个
上升沿
图1 。
图。 2
R
s
3.3V
.01
F
22
F
VDDA
+
-
Z9104
设备
图2中。
应用实例
表2. Z9104输入参考频率范围
模式
1
1
1
1
0
0
0
0
FBS1
0
0
1
1
0
0
1
1
FBS0
0
1
0
1
0
1
0
1
REFIN频率
分钟。 （兆赫）
50
40
33.3
25
25
20
16.7
16.7
REFIN频率
马克斯。 （兆赫）
120
96
80
60
60
48
40
40
CLK （25 ：6），输出
频率（MHz）
1个REFIN
1.25× REFIN
1.5× REFIN
1个REFIN
2× REFIN
2.5× REFIN
3× REFIN
1.5× REFIN
例子
REFIN = 66.7兆赫
CLK * = 66.7兆赫
REFIN = 66.7兆赫
CLK * = 83.3兆赫
REFIN = 66.7兆赫
CLK * = 100 MHz的
REFIN = 33.3兆赫
CLK * = 33.3兆赫
REFIN = 33.3兆赫
CLK * = 66.7兆赫
REFIN = 33.3兆赫
CLK * = 83.3兆赫
REFIN = 33.3兆赫
CLK * = 100 MHz的
REFIN = 33.3兆赫
* CLK = 50 MHz的
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文件编号： 38-07083牧师* C
