Z9104
可变延迟主板时钟缓冲器
特点
输出相位关系，正是与控制
通过一个专用的外部反馈相对于输入时钟
路径
双千伏ESD保护
六低偏移时钟产生
一个2.5V输出时钟
被单独使能输出
输出频率为30至120兆赫
3.3V电源
同步输出启用和禁用控制
45-55 ％的输出占空比
± 100 ps的周期到周期抖动
32引脚TQFP封装
与MPC932P引脚兼容
表1.反馈比例选择代码
模式
0
0
0
0
1
1
1
1
FBS1 FBS0
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
的Pcounter
4
4
4
8
4
4
4
8
Ncounter
8
10
12
12
4
5
6
8
MF
[1]
2.0
2.5
3.0
1.5
1.0
1.25
1.5
1.0
注意：
1.倍增因子 - 这些配置的倍增因子
输出频率相对于REFIN （ FOUT = FIN ×乘法
因子） 。
框图
模式
FBS0
FBS1
VDDF
引脚配置
FBIN
REFIN
PLLEN
Ncounter
PLL
1
0
FBOUT
的Pcounter
VDDI
REFIN
PLLEN
FBS0
FBS1
OEALL
STOPCLK
VSSI
1
2
3
4
5
6
7
8
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
VDDA
模式
SC25
SC2,3
VSS
CLK25
VDD25
CLK2
SC25
停止
逻辑
停止
逻辑
停止
逻辑
停止
逻辑
停止
逻辑
STOPCLK
OEALL
CLK25
VDD25
Z9104
9
10
11
12
13
14
15
16
CLK2
SC2,3
CLK3
CLK4
CLK5
VSS
CLK3
VDD
CLK4
VSS
CLK5
VDD
CLK6
SC4
SC5
CLK6
VDD
SC6
赛普拉斯半导体公司
文件编号： 38-07083牧师* C
3901北一街
圣荷西
VSSA
SC6
SC5
SC4
FBIN
VDDF
FBOUT
VSSF
CA 95134
408-943-2600
修订后的2002年5月6日
Z9104
引脚说明
针
2
3
名字
REFIN
PLLEN
PWR
VDDI
VDD
I / O
[2]
I
I
PU
I
PU
I
PD
I
PU
I
PU
描述
外部参考时钟输入引脚。
当低，参考输入旁路PLL 。其目的是为静态测试的部分的
内部逻辑。
反馈选择引脚。这些输入引脚控制的内部路由
反馈输出时钟产生的“反馈意见中列出的倍频值
规模第1页选择代码“表中。
结合FBS引脚，该引脚决定输出时钟频率
相对于REFIN引脚。见第1页表功能。
输出使能对所有CLK输出时钟。当处于逻辑低电平时，所有输出
被驱动到一个三态。
时钟停止所有CLK输出时钟。当处于逻辑低电平的CLK （ 2：6）和CLK25
与他们的下一个出现的高驱动为逻辑低电平同步
到低的跳变。该信号不影响FBOUT时钟。
是，用于在设备的外部反馈环路的时钟源。该引脚
直接地或者通过一个外部延迟连接到设备的FBIN销
电路。
CLK的2.5V输出时钟副本（ 2 ： 6 ） 。
这些输出时钟是在REFIN时钟和所合成的产物
选择在FB0 ， FB1和MODE引脚进行编程。
接地引脚的器件。
3.3V电源引脚时钟缓冲器电路。
3.3V电源引脚的FBOUT时钟输出缓冲器。
同步输出使能控制引脚CLK25 。
[3]
同步输出使能控制引脚CLK2和CLK3引脚。
[3]
同步输出使能控制引脚CLK4引脚。
[3]
同步输出使能控制引脚CLK5引脚。
[3]
同步输出使能控制引脚CLK6引脚。
[3]
2.5V电源引脚的CLK25时钟输出缓冲器。
模拟电源。请参见本数据手册中推荐的电路后。
地面电源引脚15 （ FBOUT ）缓冲区。
地面电源连接的模拟电路。
地面电源连接的输入时钟电路。
3.3V电源连接的输入时钟电路。
4, 5
胎牛血清（0： 1）
VDD
31
6
模式
OEALL
VDD
VDD
7
STOPCLK
VDD
15
27
25, 23, 21,
19, 17
20, 24, 28
18, 22
14
30
29
12
11
10
26
32
16
9
8
1
FBOUT
CLK25
CLK （ 2：6）
VSS
VDD
VDDF
SC25
SC2 ： 3
SC4
SC5
SC6
VDD25
VDDA
VSSF
VSSA
VSSI
VDDI
VDDF
VDD25
VDD
O
O
O
P
P
P
VDD
VDD
VDD
VDD
VDD
I
PU
I
PU
I
PU
I
PU
I
PU
P
P
P
P
P
P
注意事项：
2.引脚与“ PU ”或“ PD”在类型列中显示，这些引脚具有内部上拉或下拉电阻。这些电阻确保该设备将
当设备被加电而没有形成电连接到这些引脚分别为0 （低电平）状态检测逻辑1 （高电平）或逻辑。
3.所有的同步输出使能，当驱动为逻辑低电平时，将引起它们的相关输出的时钟转换到逻辑低电平，并保持在那里。
同样地，它们将导致当驱动到逻辑高电平的相关输出时钟开始运行。这允许和禁止的行动会产生不
侏儒（短期或长期）时钟输出周期。
文件编号： 38-07083牧师* C
第2 7
Z9104
输出时钟禁用和启用时间
当每个时钟使能引脚（ SC25通过SC6 ）被带到
为逻辑低电平时，其相关的输出时钟（ CLK25通过
CLK6 ）一种完全之后将被强制为逻辑低电平
周期。的使能引脚是同步的内部时钟
使得在断言，这些信号将保持的时钟的低
直到新的时钟周期的开始，从而避免欠幅
脉冲产生的输出。
图2
给出了推荐的电源去耦
电路，以获得最小的器件时钟噪声（抖动） 。设计
显示工具在嘈杂的V这种脱钩方案
DD
环境保障设备的内部模拟电路
从主3.3V电源产生的数字噪音。一系列
2.2 15欧姆，建议卢比。 RS应该是
调节到需要产生可接受的最小值
表演从设备。在最终的限制
RS最大值是设备的最小V
DD
规格。
CLK
SCX
CLKX
停止下一个下降沿
开始下一个
上升沿
图1 。
图。 2
R
s
3.3V
.01
F
22
F
VDDA
+
-
Z9104
设备
图2中。
应用实例
表2. Z9104输入参考频率范围
模式
1
1
1
1
0
0
0
0
FBS1
0
0
1
1
0
0
1
1
FBS0
0
1
0
1
0
1
0
1
REFIN频率
分钟。 （兆赫）
50
40
33.3
25
25
20
16.7
16.7
REFIN频率
马克斯。 （兆赫）
120
96
80
60
60
48
40
40
CLK （25 ：6），输出
频率（MHz）
1个REFIN
1.25× REFIN
1.5× REFIN
1个REFIN
2× REFIN
2.5× REFIN
3× REFIN
1.5× REFIN
例子
REFIN = 66.7兆赫
CLK * = 66.7兆赫
REFIN = 66.7兆赫
CLK * = 83.3兆赫
REFIN = 66.7兆赫
CLK * = 100 MHz的
REFIN = 33.3兆赫
CLK * = 33.3兆赫
REFIN = 33.3兆赫
CLK * = 66.7兆赫
REFIN = 33.3兆赫
CLK * = 83.3兆赫
REFIN = 33.3兆赫
CLK * = 100 MHz的
REFIN = 33.3兆赫
* CLK = 50 MHz的
第3页7
文件编号： 38-07083牧师* C
Z9104
最大额定值
电压相对于V
SS
:................................................–0.3V
电压相对于V
DD
: .................................................0.3V
存储温度： ................................- 65 ° C至+ 150°C
工作温度： ................................ -40 ° C至+ 85°C
最大电源： .............................................. ..... 7V
最高的ESD保护............................................... 2KV
该器件包含电路，以保护输入对
造成的损害高达2000伏的静电电压或电场;
然而，应采取预防措施，以避免应用程序的
大于最大额定电压至该任何电压更高
电路。为了正常工作，V
in
和V
OUT
应
约束的范围内
V
SS
＆ LT ; （V
in
或V
OUT
） ＆ LT ; V
DD
未使用的输入必须始终连接到一个适当的逻辑
电压电平（或V
SS
或V
DD
).
DC参数：
V
DD
= V
DDF
= 3.3V±5%, V
DD25
= 2.5V ±5％ ，T
A
= -40 ° C至+ 85°C
参数
V
IL
V
IH
I
IL
I
IH
V
OH
VOH
C25
VOL
VOL
C25
I
oz
CPD
I
CCQ
I
CC
I
CCPLL
描述
输入低电压
输入高电压
输入低电平电流
[5]
输入高电流
[5]
输出电压高的CLK （ 2 ： 6 ）
[4]
输出电压高CLK25
[4,6]
输出低电压CLK （ 2 ： 6 ）
[4]
输出低电压的CLK25
[4,6]
三态泄漏电流
功率耗散电容
静态电源电流
最大核心供应
当前
最大PLL电源电流
每路输出
20
15
130
20
V
IN
= V
SS
V
IN
= V
DD
@I
OH
= -20毫安
@I
OH
= -13毫安
@I
OL
= 20mA下
@I
OL
= 13毫安
2.4
1.8
0.5
0.5
10
条件
分钟。
V
SS
2.0
典型值。
马克斯。
0.8
V
DD
–100
+100
单位
V
V
mA
mA
V
V
V
V
mA
pF
mA
mA
mA
注意事项：
4. Z9104D输出可以驱动串联或并联终止50W （ 50W或到V
DD
/ 2）的传输线。
5.输入有上拉和下拉电阻，从而影响输入电流
6.各不相同的1：1 V
DD25
.
文件编号： 38-07083牧师* C
第4 7
Z9104
AC参数
[7]
: V
DD
= V
DDF
= 3.3V±5%, V
DD25
= 2.5V ±5％ ，T
A
= -40 ° C至+ 85°C
参数
T
r
,T
f
F
VCO
F
最大
REFIN
F
refDC
T
SkewO
T
SkewO25
T
pd
DC
T
r
,T
f
T
en
T
DIS
T
抖动
T
LOCK
T
pr
描述
REFIN上升/下降时间
VCO锁定范围
最大输出频率
输入参考频率
参考输入占空比
输出到输出时钟偏移
（CLK （2： 6]）
[8]
的Pcounter = 4
SEE
表2
测量@ 1.5V
测量在1.5伏特
条件
0.4至2.4伏特
200
分钟。
典型值。
马克斯。
3.0
480
120
由VCO控制锁
范围
25
75
300
600
–150
45
0.1
2.0
2.0
短期抖动（相邻周期）选择
代码100 50 MHz的输入/输出
测量0.3V和3.0V之间
250
+100
10
20毫秒
0
50
+150
55
1.2
10
8.0
单位
ns
兆赫
兆赫
兆赫
%
ps
ps
ps
%
ns
ns
ns
ps
ms
ns
输出到输出时钟偏移（ CLK25测量温度为1.5 V的CLK （ 2 ： 6 ）和
至Q （ 2：6） ）
[8]
1.25V的CLK25
REFIN到FBIN平均延迟
[9,10]
F
in
= 66.6兆赫
输出占空比
输出上升/下降时间
输出使能时间
输出禁止时间
周期到周期抖动
最大PLL锁定时间
上电斜坡时间
测得为1.5 V的CLK （ 2 ： 6 ）和
1.25V的CLK25
测量0.8V至2.0V的CLK （ 2 ： 6 ）
从0.8V至1.8V的CLK25
注意事项：
7.参数由设计和特性保证。不是100 ％生产测试。
8.输出负载是每33 pF的。
9. REFIN上升时间= FBIN上升时间。
10. T
pd
测量使用的范围的平均化功能来筛选出抖动分量。
文件编号： 38-07083牧师* C
第5页第7
QQ：2881677436 复制
