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PPC405EP - 405EP的PowerPC嵌入式处理器
版本1.07 - 2007年9月10日
数据表
未使用的I / O
当它们是未使用的捆扎的一些引脚可能是必要的。虽然PPC405EP仅需要上拉
并作为“信号功能说明”第31页，良好的设计实践上指定下拉端接
是终止所有未使用的输入或配置的I / O ，使得他们总是开车。如果未使用，外围，SDRAM
和PCI总线应配置和终止如下：
外围接口- PerAddr03 ：31， PerData00 ：15，和所有的控制信号是通过默认驱动。拉
达PerReady 。
SDRAM -程序SDRAM0_CFG [ EMDULR ] = 1和SDRAM0_CFG [ DCE ] = 1 。这导致PPC405EP
积极地驱动所有的SDRAM地址，数据和控制信号。
仅当在PCI应用中的信号功能描述给定的PCI-在PCI拉要求
接口正在使用。当PCI桥未使用，配置PCI控制器停放在总线上，并
积极推动PCIAD31 ： 00 ， PCIC3 ： 0 / BE3 ： 0 ，并通过执行以下操作将其余的PCI控制信号：
- 表带PPC405EP禁止内部PCI仲裁。
- 独立拉起PCISErr ， PCIPErr ， PCITRDY和PCIStop通过3.3kΩ的电阻到+ 3.3V 。
- 拉起PCIReq1 ： 2通过一个3.3kΩ的电阻到+ 3.3V 。
- 通过一个1kΩ电阻到GND拉下PCIReq0 / GNT 。
外部总线控制信号
所有外围总线的控制信号（ PerCS0 ：4， PERR /瓦， PerWBE0 ：1， PerOE ， PerWE ， PerBLast ）被设置为高
当ExtReset = 0。另外，如在详细的阻抗状态
405EP的PowerPC嵌入式处理器用户
手册，
外围总线控制器可经由EBC0_CFG被编程到浮一些这些控制信号的
交易之间。其结果是，一个上拉电阻应该被添加到这些控制信号，其中一个非驱动
状态可能会影响接收特定信号的任何设备。
下表列出了所有的PPC405EP提供的I / O信号。请参考“上市信号
按字母顺序“来为每个信号分配管脚号第13页。
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AMCC
