EDE1104ACSE ， EDE1108ACSE ， EDE1116ACSE
突发模式工作
突发模式操作用于提供一个恒定的数据流存储单元（写周期） ，或者从存储器
位置（读周期） 。定义如何在突发模式操作会被爆序列和突发参数
长度。 DDR2 SDRAM支持4位破灭，只有8位脉冲模式。对于8位的突发模式，充分交织
地址排序的支持，然而，基于对易于实现连续地址顺序是四位。
脉冲串类型，可以是连续的或交织的，是可编程的，并且由MRS的地址的位3（ A3）中定义，
这是类似的DDR- SDRAM的余运算。支持无缝突发读或写操作。
与DDR -I设备，一阵中断读或写操作是通过阅读仅限于现成或通过写写
4.突发的边界。因此突发停止命令不支持DDR2 SDRAM器件。
[突发长度和序列， BL = 4 ]
突发长度
起始地址（ A1 ， A0 ）
00
4
01
10
11
顺序寻址（十进制）
0, 1, 2, 3
1, 2, 3, 0
2, 3, 0, 1
3, 0, 1, 2
交错寻址（十进制）
0, 1, 2, 3
1, 0, 3, 2
2, 3, 0, 1
3, 2, 1, 0
[突发长度和序列， BL = 8 ]
突发长度
起始地址（ A2 ， A1 ， A0 ）顺序寻址（十进制）
000
001
010
8
011
100
101
110
111
0, 1, 2, 3, 4, 5, 6, 7
1, 2, 3, 0, 5, 6, 7, 4
2, 3, 0, 1, 6, 7, 4, 5
3, 0, 1, 2, 7, 4, 5, 6
4, 5, 6, 7, 0, 1, 2, 3
5, 6, 7, 4, 1, 2, 3, 0
6, 7, 4, 5, 2, 3, 0, 1
7, 4, 5, 6, 3, 0, 1, 2
交错寻址（十进制）
0, 1, 2, 3, 4, 5, 6, 7
1, 0, 3, 2, 5, 4, 7, 6
2, 3, 0, 1, 6, 7, 4, 5
3, 2, 1, 0, 7, 6, 5, 4
4, 5, 6, 7, 0, 1, 2, 3
5, 4, 7, 6, 1, 0, 3, 2
6, 7, 4, 5, 2, 3, 0, 1
7, 6, 5, 4, 3, 2, 1, 0
注：页面长度为I / O的组织和列寻址功能
32M位
×
4组织（ CA0到CA9 ， CA11 ） ;页面长度= 2048位
16M BITS
×
8组织（ CA0到CA9 ） ;页面长度= 1024位
8M BITS
×
16组织（ CA0到CA9 ） ;页面长度= 1024位
数据表E0975E50 （ Ver.5.0 ）
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