EDE1104ACSE ， EDE1108ACSE ， EDE1116ACSE
读取和写入访问模式
后一组已被激活，进行读或写周期可以被执行。这是通过设置/ RAS高完成，
/ CS和/ CAS低在时钟的上升沿。 /我们也必须在这段时间定义来判断是否进入
周期是读操作（ / WE高）或写操作（ / WE低）。
对DDR2 SDRAM提供了一种快速的列存取操作。一个单一的读或写命令将启动一个串口
读或写在连续的时钟周期的操作。脉冲串周期的边界被严格限制在特定
的页长度的段。例如，在32M位
×
4 I / O
×
8银行芯片有2048位的页面长度
（由CA0至CA9 ， CA11定义）。 2048页长度分为512独特的可寻址边界
段（每4位） 。会出现一个4位突发操作完全在512组之一的开始
列地址中读出提供给设备或写命令（ CA0至CA9 ， CA11 ） 。第二，第三
和第四访问还将该组段中发生，但是，在脉冲串顺序的出发的功能
地址和突发序列。
新的突发的访问不能中断之前的4位突发操作。最小/ CAS到/ CAS延时
由TCCD限定，并且是最小的2个时钟用于读或写周期。
发布/ CAS
支持发布/ CAS操作，使指令和数据总线效率为DDR2可持续带宽
SDRAM 。在该操作中， DDR2 SDRAM允许/ CAS的读或写命令以进行后立即发出
在/ RAS银行激活命令（或在/ RAS- / CAS的延迟时间的任何时候， tRCD的，周期） 。该命令是
举行的附加延迟（ AL ）是在设备内部发行前的时间。读延迟（ RL ）是
由AL的总和与/ CAS延迟（CL）的控制。因此，如果用户选择之前发出一个读/写命令
所述的tRCD （分钟），则AL （大于0）必须被写入到EMRS 。写延迟（ WL ）始终定义
作为RL
1 （读延迟
1)
其中，读取延迟被定义为附加延迟加/ CAS等待时间的总和（ RL = AL
+ CL ） 。
-1
/ CK
CK
命令
法案
读
NOP
WRIT
NOP
WL = RL - 1 = 4
0
1
2
3
4
5
6
7
8
9
10
11
12
AL = 2
DQS ， / DQS
≥
tRCD的
CL = 3
RL = AL + CL = 5
DQ
≥
TRAC
OUT0 OUT1 OUT2 OUT3
IN0 IN1 IN2 IN3
阅读随之而来的是写同一个银行
[ AL = 2和CL = 3 ，RL = （ AL + CL） = 5， WL = （ RL - 1） = 4]
-1
/ CK
CK
命令
0
1
2
3
4
5
6
7
8
9
10
11
12
法案
NOP
AL = 0
读
NOP
WRIT
WL = RL - 1 = 2
NOP
CL = 3
DQS ， / DQS
≥
tRCD的
RL = AL + CL = 3
DQ
≥
TRAC
OUT0 OUT1 OUT2 OUT3
IN0 IN1 IN2 IN3
阅读随之而来的是写同一个银行
[ AL = 0和CL = 3 ，RL = （ AL + CL） = 3， WL = （ RL - 1） = 2]
数据表E0975E50 （ Ver.5.0 ）
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