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MPC8533E概述
- 双精度浮点APU 。提供指令，用于双精度（64位）中设置
浮点使用64位的GPR的指令。
- 36位寻址实
- 嵌入式矢量和标量单精度浮点的APU 。提供的指令集
对于单精度（ 32位）浮点指令。
- 内存管理单元（ MMU ） 。专门设计用于嵌入式应用。支持
4K字节， 4 GB的页面大小。
- 增强的硬件和软件的调试支持
- 性能监控设施是类似于，但独立于，该装置表现
MONITOR
E500的定义却并不在此设备上实现的功能。它通常也定义了一些功能
该设备实现了更具体。这些差异的理解可以是关键
确保正确的操作。
256 KB的L2高速缓存/ SRAM
- 灵活配置
- 全面支持ECC在64位边界在两个高速缓存和SRAM模式
- 缓存模式支持的指令缓存，数据缓存，或两者兼而有之。
- 外部的主人可以强制数据通过编程的存储分配到缓存中
范围或特殊事务类型（藏起来） 。
- 1 ，2或4的方法可被配置为仅藏起来。
- 八路成组相联高速缓存组织（ 32个字节的缓存行）
- 支持锁定整个缓存或选定行。个别行锁设置，通过清除
Book电子指令或外部掌握交易。
- 全球锁和Flash进行结算，通过写入L2配置寄存器
- 指令和数据锁可分别闪存清除。
- SRAM功能包括以下内容：
- I / O设备的访问SRAM地区按标记为可窥探（全球）交易。
- 区域可以驻留在内存映射对齐的任何位置。
- 字节访问的ECC使用的读 - 修改 - 写处理访问保护
更小的超高速缓存行的访问。
地址翻译和映射单元（通邮）
- 八个本地访问窗口中定义的本地36位地址空间中的映射。
- 入站和出站ATMUs映射到较大的外部地址空间。
- 三个入站窗口加上PCI和PCI Express的配置窗口
- 四个对外窗口加上默认转换为PCI和PCI Express
DDR / DDR2内存控制器
- 可编程定时支持DDR和DDR2 SDRAM
- 64位的数据接口
MPC8533E的PowerQUICC III集成处理器的硬件规格，第3版
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飞思卡尔半导体公司
