ICS840S06I
时钟发生器CAVIUM PROCESSORS
初步
差分时钟输入接口
在CLK / NCLK接受LVDS ， LVPECL ， LVHSTL ， SSTL ， HCSL
和其他差分信号。双方V
摇摆
和V
OH
必须满足
V
PP
和V
CMR
输入要求。
图3A至3F
显示接口
例子为HiPerClockS CLK / NCLK输入由最从动
常见的驱动程序类型。这里建议输入接口
仅作为示例。请与驱动程序供应商协商
成分以确认驱动器端接的要求。为
例如，在图3A中，输入端接适用于IDT的
HiPerClockS发射极开路LVHSTL驱动程序。如果您使用的是
从其他供应商LVHSTL驱动程序，使用他们的终端
建议。
3.3V
3.3V
1.8V
ZO = 50Ω
ZO = 50Ω
CLK
ZO = 50Ω
ZO = 50Ω
NCLK
NCLK
CLK
3.3V
LVPECL
HiPerClockS
输入
R1
50
R2
50
HiPerClockS
输入
LVHSTL
IDT
HiPerClockS
LVHSTL驱动程序
R1
50
R2
50
R2
50
图3A 。 HiPerClockS CLK / NCLK输入
驱动由IDT打开发射器
HiPerClockS LVHSTL驱动程序
图3B 。 HiPerClockS CLK / NCLK输入
通过驱动一个3.3V的LVPECL驱动程序
3.3V
3.3V
3.3V
R3
125
ZO = 50Ω
CLK
CLK
ZO = 50Ω
NCLK
R1
100
R4
125
3.3V
3.3V
ZO = 50Ω
LVPECL
R1
84
R2
84
HiPerClockS
输入
ZO = 50Ω
NCLK
LVDS
接收器
图3C 。 HiPerClockS CLK / NCLK输入
通过驱动一个3.3V的LVPECL驱动程序
图3D 。 HiPerClockS CLK / NCLK输入
通过驱动一个3.3V LVDS驱动器
2.5V
3.3V
2.5V
R3
120
ZO = 60Ω
R4
120
2.5V
3.3V
*R3
33
ZO = 50Ω
CLK
ZO = 50Ω
NCLK
ZO = 60Ω
CLK
NCLK
HCSL
*R4
33
R1
50
R2
50
HiPerClockS
输入
SSTL
R1
120
R2
120
HiPerClockS
*可选 - R3和R4可0Ω
图3E 。 HiPerClockS CLK / NCLK输入
通过驱动一个3.3V HCSL驱动程序
图3F 。 HiPerClockS CLK / NCLK输入
通过驱动一个2.5V SSTL驱动程序
IDT / ICS
时钟发生器
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ICS840S06AKI REV 。大赦国际2008年7月10日
