版本2.04 - 2007年9月7日

405GPr - Power PC的405GPr嵌入式处理器

数据表

上拉和下拉电阻

上拉和下拉电阻用于捆扎复位过程中，并保留在未使用或者未驱动的输入

适当的状态。的3kΩ推荐的上拉电阻值到+ 3.3V （ 10kΩ至+ 5V可在5V容限可使用的I / O ）

和1kΩ的上拉下来值至GND ，只适用于单独终止信号。为了避免可能的伤害

该装置中， I / O的能力成为输出

万勿

被捆绑在一起，并终止通过共同

电阻器。

如果您的系统级测试的方法许可证，仅输入信号可连接在一起，并终止

通过任一常用的电阻器或直接至+ 3.3V或GND 。当电阻器被使用时，它的值必须确保

约占总输入电流进入时的分组的I / O达到一个有效的逻辑0或逻辑1状态

PPC405GPr.

未使用的I / O

对于一些接口，能够关闭输入接收器的一些或全部信号通过的位设置在装置

注册CPC0_CR1 。当此门控能力施加到未使用的信号时，就没有必要将它们终止。

参阅

405GPr的PowerPC嵌入式处理器用户手册

了解详细信息。

如果不使用接收器选通，当它们未终止的一些引脚可能是必要的。虽然

PPC405GPr需要如在“信号的功能仅指定了上拉和下拉端接

说明“第30页，良好的设计做法是终止所有未使用的输入或配置的I / O ，使得它们

总是开车。如果未使用未使用的，并且接收机门，外围，SDRAM和PCI总线应

配置和终止如下：

外设接口PerAddr0 ：31， PerData0 ：31，和所有的控制信号是通过默认驱动。终止

PerReady高PerError低。

SDRAM -程序SDRAM0_CFG [ EMDULR ] = 1和SDRAM0_CFG [ DCE ] = 1 。这导致PPC405GPr到

积极地驱动所有的SDRAM地址，数据和控制信号。

只有当PCI 适用于信号功能描述给定的PCI - PCI的拉要求

接口正在使用。当PCI桥未使用，配置PCI控制器停放在总线上，并

积极推动PCIAD31 ： 0 ， PCIC3 ： 0 BE3 ： 0 ] ，并通过执行以下操作将其余的PCI控制信号：

- 表带PPC405GPr禁止内部PCI仲裁器和工作在同步PCI接口

模式。

- 单独通过的3kΩ电阻连接PCISErr ， PCIPErr ， PCITRDY和PCIStop至+ 3.3V 。

- 终止PCIReq1 ： 5 + 3.3V 。

- 终止PCIReq0 [ GNT ]到GND 。

外部总线控制信号

所有的外设总线控制信号（ PerCS0 ： 7 ， PERR / W ， PerWBE0 ： 3 ， PerOE ， PerWE ， PerBLast ， HoldAck ， ExtAck ）

被设置为高阻抗状态时ExtReset = 0 。此外，如在详细

PowerPC的嵌入式405GPr

处理器用户手册，

外围总线控制器可经由EBC0_CFG被编程到浮其中的一些

数据之间的控制信号和/或当外部主机拥有该外围总线。其结果是，一个上拉

电阻应该被添加到这些控制信号，其中驱动的状态可影响任何设备接收到

特定信号。

下面的表列出了所有由PPC405GPr提供的I / O信号的。请参考“上市信号

按字母顺序“来为每个信号分配管脚号第16页。

AMCC

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