位置：首页 > IC型号导航 > 首字符E型号页 > 首字符E的型号第883页 > EVAL-AD5522EBDZ > EVAL-AD5522EBDZ PDF资料 > EVAL-AD5522EBDZ PDF资料1第40页
AD5522
串行接口
该AD5522提供了两个高速串行接口：1个，SPI
兼容接口的时钟工作频率高达50 MHz
和EIA- 644标准的LVDS接口。为了最大限度地减小了
该装置的功率消耗和芯片上的数字
噪音，串行接口列强的设备最多只有充分时，
正被写入时，即，在SYNC的下降沿。
复位功能
使电平敏感RESET线置为低电平复位的内容
所有内部寄存器的上电复位状态（见
开机默认部分） 。这个序列大约需要
600微秒。 BUSY变为低电平的持续时间，返回时高
RESET再次拉高，并在初始化完成。
当BUSY为低电平时，所有接口都被禁止。当BUSY
返回高，恢复正常工作，并在该状态
RESET引脚被忽略，直到它再次变低。 SDO输出为
在上电复位或复位高阻抗。上电
复位功能相同的方式复位。
SPI接口
串行接口工作在2.3 V至5.25 V DVCC供电
范围内。 SPI接口时选择SPI / LVDS引脚
保持低电平。它由四个引脚控制，如表15所述。
表15.引脚控制的SPI接口
针
SYNC
SDI
SCLK
SDO
描述
帧同步输入
串行数据输入管脚
在该设备的进出的时钟数据
串行数据输出引脚用于数据回读（弱
SDO输出驱动器，可能需要减少在SCLK的
频率正确地读回，见表2）
忙，加载功能
在BUSY引脚为漏极开路输出，用于指示状态
的AD5522接口。当写入任何寄存器， BUSY
变低，直到命令完成保持低电平。
写操作到DAC寄存器驱动的BUSY信号为低电平
比写一个PMU或系统控制寄存器更长的时间。为
的DAC ，内部高速缓存（X2）的数据的值被计算并
存储在每个用户将新数据写入到对应的时间
X1寄存器。在X2的计算和文字， BUSY
输出驱动为低电平。当BUSY为低电平时，用户可以继续
新数据写入到X1 ，M或C寄存器，但DAC输出
更新可能发生（适用于单通道写入） 。
X2的值被存储和保持，直到一个PMU的字写在
调用相应的缓存的X2寄存器。这才是一个DAC
输出更新。
DAC输出和PMU模式，采取更新
LOAD输入低电平。如果负载变低时， BUSY处于活动状态，
LOAD事件存储，DAC输出或PMU模式
更新后BUSY变为高电平。用户也可以按住
负载输入永久较低。在这种情况下， DAC输出
或PMU模式更新后BUSY变为高电平。
在BUSY引脚是双向的，有50 kΩ的内部上拉
电阻器。当多个AD5522器件在一个系统中使用的
在BUSY引脚可以连在一起。当它是这是非常有用的
要求在任何设备上没有DAC或PMU进行更新，直到
所有的人都准备好被更新。当每个设备完成
更新其X2寄存器，它释放BUSY引脚。如果另一
设备尚未完成更新X2寄存器，它拥有BUSY
低，从而延缓了负载变低的效果。
因为只有一个校准引擎在四个共享
信道，计算X 2的值的任务必须完成
顺序，从而根据在BUSY脉冲的长度变化
向信道的数量进行更新。继多
渠道的更新，后续写入单个或多个X1
寄存器要么应定时或要等到忙
返回高电平（见图53 ） 。如果后续X1写操作
LVDS接口
该LVDS接口使用相同的输入管脚，同
名称，如SPI接口。此外，其他四个销
提供了用于需要许多针对不同的互补信号
无穷区间的操作，如表16所述。
表16.引脚控制的LVDS接口
针
SYNC
SYNC
SDI
SDI
SCLK
SCLK
SDO
SDO
描述
差分帧同步信号
差分帧同步信号
（补）
差分串行数据输入
差分串行数据输入（补体）
差分串行时钟输入
差分串行时钟输入（补体）
差分串行数据输出，数据回读
差分串行数据输出，数据回读
（补）
串行接口写入模式
的AD5522允许写入数据通过串行接口对
每个寄存器可以直接访问到串行接口，也就是
除DAC寄存器中的所有寄存器。
串行字是29位长。该串行接口可与
两个连续的和脉冲串（门控）的串行时钟。串行数据
适用于SDI移入由AD5522时钟脉冲
适用于SCLK 。 SYNC的第一个下降沿启动写
周期。至少有29个时钟下降沿必须应用到SCLK为
在29位同步数据前的时钟被拉高了。
输入寄存器寻址上更新的上升沿
SYNC 。另一个串行传输发生，必须将SYNC
再次被拉低。
版本A |第40页60
