初步
的PSoC
5 ： CY8C52系列数据表
7.2.3状态和控制模块
该电路的主要目的是协调的CPU
内部UDB操作的固件相互作用。
图7-10 。状态和控制寄存器
系统总线
7.3 UDB阵列说明
图7-11
示出了一个16 UDB阵列的一个例子。此外
阵列芯，有在顶部有一个DSI路由接口和
阵列的底部。中未明确示出的其他接口
包括总线和时钟分配系统的接口。该
UDB阵列包含多个横向和纵向路由
通道，每个通道由96条线路。导线连接
UDB中，在水平/垂直相交，并在DSI接口
高度置换提供高效的自动路由在
PSoC Creator中。此外，该路由允许丝丝
沿垂直方向和水平布线的分割，以进一步
增加路由灵活性和能力。
图7-11 。数字系统接口结构
系统连接
8位状态寄存器
（只读）
8位控制寄存器
（写/读）
布线通道
HV
B
HV
A
HV
B
HV
A
控制寄存器的位，其可通过在被写入
系统总线，用于将驱动器插入到路由矩阵中，从而
使固件能够控制UDB的状态
处理。状态寄存器是只读的，并且它允许内部
UDB状态可以直接从读出到系统总线
内部路由。这使得固件监控UDB的状态
处理。这些寄存器的每一位都具有可编程
连接到路由矩阵和路由连接
根据应用的要求进行。
7.2.3.15用法示例
作为控制输入的一个例子，在该控制寄存器中的位可以
被分配的功能使能位。有多种方法来
使能的功能。在一种方法中，控制位输出将是
发送到时钟控制块中的一个或多个UDB和服务
为时钟使能所选UDB模块。一个状态示例
是PLD和数据路径模块所生成的条件的情况下，
如所捕获并锁存一个“比较真实”状态
由状态寄存器，然后读取（清）由CPU
网络固件。
7.2.3.16时钟发生器
UDB的每个子块包含两个PLD中，
数据路径，以及状态和控制，具有时钟选择和
控制块。这促进了细粒度相对于
时钟分配资源UDB组件模块和
允许要使用的其它功能未使用UDB的资源
最大的系统效率。
UDB
UDB
UDB
UDB
HV
A
HV
B
HV
A
HV
B
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
HV
B
HV
A
HV
B
HV
A
UDB
UDB
UDB
UDB
HV
A
HV
B
HV
A
HV
B
系统连接
7.3.1 UDB阵列可编程资源
图7-12
示出了如何将功能映射到一个实例
16个UDB的银行。的主要可编程资源
UDB是两个PLD，一个数据路径和一个状态/控制寄存器。
这些资源被独立地分配，因为它们
有独立选择的时钟，所以未使用
块被分配给其他不相关的功能。
这样的一个例子是在左上角的8位定时
的阵列。此功能只需要在UDB 1数据通路，
因此PLD资源可以被分配给另一个
功能。如正交解码器的功能可能需要
超过一个UDB中的PLD逻辑可以提供与在该情况下可以
利用8位定时器UDB中未使用的PLD模块。编程
UDB阵列中的序的资源一般是均匀的
这样的功能可以被映射到任意边界的阵列中。
文件编号： 001-55034修订版**
第40页85
[+ ]反馈
