ISL6140 ， ISL6150
ISL6150
（ H版;图9） ：在正常
条件（漏极< VPG ） ，在Q
3
DMOS将上
做空内部电阻到V的底部
EE
和
至于Q
2
关。如果来自外部的上拉电流
模块是足够高的，在整个电压降
6.2kΩ电阻会看起来像一个逻辑高（相对于
漏） 。注意，该模块仅参考
漏，不是V
EE
（但在正常情况下，场效应管
是的，漏极和V
EE
几乎是相同的
电压）。
当漏极电压高比VPG ，Q
3
DMOS关断，并且电阻器和Q
2
夹紧
PWRGD引脚的一个二极管压降（ 0.7V ）以上
漏极引脚。这应该能拉低对
模块的上拉电流，并禁用该模块。
VDD
（科科） ISL6150
（ H版）
RPG
VPG
6.2k
(1.7V)
+
Q2
-
Q
3
+
-
V
EE
PWRGD
开/关
C
L
+
高电平有效
启用
模块
V
IN
+
OUT
+
V
有1V IT和消散1MΩ。由于UV和
OV比较器相对于所述V引用
EE
供应，它们不应受到影响。这门
钳位电压可通过跨越的电压偏移
额外的电阻。
如果有对漏极引脚负瞬变，
阻塞二极管可以帮助限制电流的量
注入到IC基板。通用二极管
（如1N4148 ）可被使用。注意， ISL6140
（ L型）需要一个二极管，而ISL6150
（H版本）需要两个二极管。的一个结果
增加二极管认为V
PG
电压由偏置
每一个二极管压降。
开关SW1被示出为简单的按键。它
可以通过有源开关来代替，例如一个NPN或
NFET ;其原理是相同的;拉下面的UV节点
它的触发点，然后松开（切换低） 。对
连接的NFET ，例如，漏极进到紫外线;
源到V
EE
和栅极的输入;如果去
高（相对于V
EE
） ，它接通的NFET和UV是
拉低。只要确保在NFET阻力低
相比于电阻分压，所以，它没有
问题反对拉下。
R
8
是一个上拉电阻为PWRGD ，如果不存在其他
组分充当上拉器件。 R8的值
受多大的电流来确定你想要的时候
拉低（也受了V
DD
电压） ;和你
想拉它足够低的一个良好的逻辑低电平。一
LED也可以串联设置有R
8
如果需要的话。在
这种情况下，该标准是LED的亮度与
电流。
R
7
和C
3
用于延迟的过流关断，
如在OV和UV部分中描述。
漏
V
IN
- V
OUT
-
图9.高电平有效使能模块
应用范围： GATE引脚
为了帮助保护外部FET ，的输出
GATE引脚在内部钳位;长达一个80V的电源，它
将不低于15V （标称14V ）任何更高。从
约18V降至10V时，栅极电压将
周围低于供电电压4V ;在10V供电时，
最小栅极电压为5.4V （最坏情况为
-40°C).
应用范围：可选
组件
除了在典型的应用中，并且所述变化
已经提到的，还有其他一些可能的
部件可能会在特定情况下可以使用。看
图29为一些可能性。
如果输入电源超过100V绝对
最大额定值，即使是很短的瞬间，这可能
造成永久性的损坏IC ，以及其他
组件在电路板上。如果这不可能是
保证，一个电压抑制器（如
SMAT70A ，D
1
）的建议。当放置在
V
DD
到V
EE
在电路板上，它会在钳位电压。
如果输入电源发生瞬变时
供应或者附近的OV和UV跳变点时，GATE
可以打开或关闭瞬间。一种可能的解决方案
是添加一个过滤器盖
4
于V
DD
针，通过
隔离电阻R
10
。为R的值大
10
为更好
过滤，但要注意两端的电压降。
例如，一个1kΩ的电阻，与我1毫安
DD
将
应用： “砖”
稳压器
其中所使用的典型负载是DC / DC稳压器，
一些通常被称为“砖块”调节剂， （部分地
由于它们的形状，并且，因为它可以被认为是一个
一个系统的“积木式” ） 。对于给定的输入电压
范围内，有不同的通常是全家
输出电压和电流范围。也有
各种标准尺寸和引脚排列，从
原来的“满”砖，而且由于越来越小
（半砖及四分之一砖是现在常见的） 。
其他常见的功能包括：所有组件
（除了一些滤波电容）是自包含在一个
模压塑料封装;外部引脚的连接;
而且往往使能输入引脚来开启或关闭。热
插集成电路，如ISL6140 ，经常被用来门
权力一块砖，以及将其打开。
很多砖既有逻辑极性可用（启用
高或低输入） ;选择ISL6140 （ L型），并
ISL6150 （ H版）相匹配。几乎没有什么差别
它们之间，虽然L型输出通常是
简单的接口。
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FN9039.4
