硬件设计注意事项
3.2.3
电源层
每个电源引脚（
V
DDC
,
V
DDM ，
和
V
DDIO
）应该有一个低阻抗路径板供电。每
GND
针
应提供一个低阻抗接地路径。电源引脚驱动器在逻辑上的不同的组。
在MSC7118
V
DDC
电源引脚应绕过使用去耦电容。电容器引线和
相关的印刷电路走线连接到设备的电源引脚和
GND
应保持在每电容器小于半英寸
导致。最低四层板，它采用两个内层为电力和
GND
飞机的建议。看
第3.5节
对于DDR控制器电源准则。
3.2.4
脱钩
两个I / O电压和核心电压去耦切换噪声。对于I / O解耦，使用标准电容器
0.01值
μF
对于每两到三个电压引脚。对于核心电压退耦，使用两个级别脱钩。第一电平
应该由一个0.01 μF高频电容具有低等效串联电阻（ ESR）和等效串联电感
（ESL） ，每两到三个电压引脚。第二去耦电平应该包括两个本体/钽解耦
电容， 1个10
μF
一47
μF,
（低ESR和ESL ）安装尽可能的MSC7118电压引脚。
此外，在电源和DSP器件之间的最大压降应为15毫伏，在1 A.
3.2.5
PLL电源滤波
在MSC7118
V
DDPLL
电源信号提供电源时钟生成PLL 。为了确保内部时钟的稳定性，
供给到该引脚功率应过滤与具有低和高频率的滤波特性的电容器。
V
DDPLL
可以连接到V
DDC
通过2
Ω
电阻器。 V
SSPLL
可以直接连接到
GND
平面。电路类似一
所示
图31
值得推荐。 PLL环路滤波器应密切置于尽可能地
V
DDPLL
销（其是
位于硅封装的外边缘） ，以尽量减少噪音加上从附近的回路。 0.01 μF电容应
最靠近
V
DDPLL
，其次是0.1μF的电容器时， 10μF的电容，最后的2 Ω电阻
V
DDC
。这些痕迹
应尽量短。
2
Ω
V
DDC
10 F
V
DDPLL
0.1 F 0.01 F
图31. PLL电源滤波电路
3.2.6
耗电量
扩展的核心。
使用SC1400停止和等待模式通过发出
停止
or
等待
指令。
时钟合成模块。
禁止PLL ，定时器，看门狗，或DDR时钟或禁用
CLKO
引脚。
AHB子系统。
冻结或使用GPSCTL [ XBR_HRQ ]位关闭AHB子系统。
外围子系统。
暂停个人设备上的外围设备，如DDR内存控制器， HDI16 ， TDM ，
UART ，我
2
C，和定时器模块。
可以通过控制该装置的下面区域的电力消耗降低功耗在设计中：
有关详细信息，请参阅“时钟和电源管理”一章
MSC711x参考手册。
MSC7118低成本的16位DSP与DDR控制器数据手册，第7
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