ISLA112P50
值+迟滞再次进入跟踪状态。该
滞后量是一个24位的值，与比特构成
23至12 （最高有效位）被分配为0，位11到
4分配给该寄存器的值，和位3至0
（最低有效位）指定为0 。
地址0x60-0x64 ： I2E初始化
这些寄存器提供访问的初始值
对于每个偏移，增益和采样时间偏移该I2E
调整之前的程序到目标的核心A / D
尽量减少交错错配。它们可以被用来通过
系统，例如，降低的收敛时间
在最佳值的I2E算法通过编程
之前在转弯I2E 。在这种情况下， I2E只需要
调节温度和电压变化引起
自的最佳值被记录下来。
全球设备配置/控制
地址0X70 ： SKEW_DIFF
在skew_diff寄存器中的值来调整定时
两个A / D内核间偏差。标称范围
这种调整的分辨率在表10中给出了
上电后该寄存器的默认值是80H 。
表10.差分偏移调整
参数
步骤
- 全量表（ ×00）
中等规模（ 0x80的）
+满量程（为0xFF ）
标称步长
0x70[7:0]
差分偏移
256
-6.5ps
0.0ps
+6.5ps
51fs
地址长转移0x73 ： OUTPUT_MODE_A
该output_mode_A寄存器控制物理输出
的数据，以及该逻辑编码的格式。该
ISLA112P50可以在两个物理呈现输出数据
格式： LVDS或LVCMOS 。另外，驱动
强度在LVDS模式下，可以设置为高（ 3毫安）或低
（ 2毫安） 。默认情况下，三电平OUTMODE引脚选择
模式和驱动电平（参见“数字输出”
第17页） 。此功能可以覆盖，
通过SPI控制，如表11所示。
数据可以被编码在三种可能的格式： 2的
补充，格雷码或偏移二进制。默认情况下，
三电平指定outfmt引脚选择的数据格式（参照
“数据格式”第18页） 。这个功能可以是
通过SPI覆盖和控制，如图
表12 。
该寄存器没有被软复位改变。
表11.输出模式下控制
价值
000
001
010
100
0x93[7:5]
输出模式
引脚控制
LVDS 2毫安
LVDS 3毫安
LVCMOS
表12.输出格式控制
价值
000
001
010
100
0x93[2:0]
输出格式
引脚控制
二进制补码
格雷码
偏移二进制码
地址0X71 ： PHASE_SLIP
的输出数据的时钟是由分频来生成
A / D输入采样时钟。有多个位A / D有些系统
可以更容易地从各A / D转换，通过控制锁存器中的数据
的输出数据的时钟的相位。这种控制是
通过使用phase_slip SPI的实现
功能，它使输出数据的上升沿
时钟由一个输入时钟周期前进，如图
图44.执行一个phase_slip命令是
通过先写一个“0”至位0在地址0x71来实现，
接着通过写“1”到第0位在地址0x71 。
ADC输入
时钟（ 500MHz的）
2ns
地址0X74 ： OUTPUT_MODE_B
地址0X75 ： CONFIG_STATUS
第6位
DLL范围
该位设置DLL的工作范围，以快速（默认）
或慢。
通过一个延迟锁定产生内部时钟信号
环（DLL ），它具有有限的工作范围。表13
显示了允许的取样速率的范围为缓慢和
快速设置。
表13. DLL的值域
DLL范围
慢
快
民
80
160
最大
200
500
单位
MSPS
MSPS
输出数据
时钟（ 250MHz的）
无clock_slip
输出数据
时钟（ 250MHz的）
1 clock_slip
输出数据
时钟（ 250MHz的）
2 clock_slip
4ns
2ns
图44.相滑移
该output_mode_B和config_status寄存器用于
在结合使用，以使DDR模式，并选择
频率范围中的DLL的时钟发生器。该方法
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FN7604.1
2010年6月17日
