CS4265
4.2.2
主模式
作为主时钟， LRCK和SCLK将作为输出。 LRCK和SCLK内部源自
MCLK与LRCK等于Fs和SCLK等于64× Fs的，如图
网络连接gure 10 。
MCLK频率位
÷256
÷1
÷1.5
MCLK
÷2
÷3
÷4
000
001
010
011
100
÷1
10
÷4
÷2
÷128
÷64
FM位
00
01
SCLK
00
01
10
LRCK
图10.主模式时钟
4.2.3
从模式
在从模式下， SCLK和LRCK用作输入。左/右时钟信号必须等于SAM-
PLE率，FS ，而且必须同步来自于供给主时钟MCLK 。
串行位时钟，SCLK必须同步地从主时钟， MCLK导出的，并且等于
128倍， 64倍， 48倍或32倍Fs的，这取决于所需的速度模式。请参阅
表3
对于所需的时钟岭
TIOS 。
单速
SCLK / LRCK比率
32x, 48x, 64x, 128x
双速
32x, 48x, 64x
四倍速
32x, 48x, 64x
表3.从模式的串行位时钟比率
4.3
高通滤波器和直流偏移校准
当在输入电路使用运算放大器驱动的CS4265 ，一个小的直流偏移可被驱动
进入A / D转换器。的CS4265包括抽取后的高通滤波器，以去除任何DC偏移
这会导致记录的DC电平，在一个mul-装置之间切换时可能产生的点击次数
tichannel系统。
高通滤波器连续地减去测量的DC从抽取的输出偏移
过滤器。如果HPFFreeze位（见
第38页上的“ADC高通滤波器冻结（第1位） ” ）
正常OP-期间设置
关合作，所述直流的电流值偏移为每个信道将被冻结，这个直流偏移将继续
先减去转换结果。这一特性使得它可以执行系统的直流偏移校准 -
振器由：
1.运行的高通滤波器的CS4265启用，直至过滤平息。请参见ADC数字滤波器
对于过滤器的建立时间特性部分。
2.禁用高通滤波器和冷冻保存的DC偏移。
以这种方式执行的系统校准将任意位置消除偏移量之间的信号路径
校准点和CS4265 。
DS657F2
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