ADCLK944
工作原理
时钟输入
该ADCLK944接受差分时钟输入，并通过分布
它茨所有四个LVPECL输出。指定的最大值
频率是在该点的输出电压摆幅的50％
标准的LVPECL摆动（参见图4）。
该装置具有差分输入配备中间抽头，
差分， 100 Ω片内端接电阻。输入可以
接受直流耦合LVPECL ， CML ， 3.3 V CMOS （单端，
只有3.3 V工作电压） ，并交流耦合1.8 V CMOS ，LVDS和
LVPECL输入。 A V
REF
引脚可用于偏置交流耦合
输入端（见图20和图21）。
保持从近似的差分输入电压摆幅
左右400毫伏峰 - 峰值不超过3.4V的峰 - 峰值。见图18
通过图21的各种时钟输入端接方案。
输出抖动性能由输入显著退化
压摆率低于1伏/毫微秒，如图11中ADCLK944
是专门设计，以尽量减少加随机抖动过
宽输入转换率范围。只要有可能，过度钳
快速肖特基二极管衰减器，因为较大的输入信号
降低压摆率。输入信号的多个运行超过几厘
米应在低损耗电介质或电缆具有良好的
高频特性。
图13至图16描述了各种LVPECL输出
终止计划。当直流耦合，V
CC
该接收的
缓冲区应匹配VS_DRV 。
VS_DRV
ADCLK944
Z
0
= 50
V
CC
– 2V
V
CC
= VS_DRV
50
LVPECL
08770-014
50
Z
0
= 50
图13.直流耦合， 3.3 V LVPECL
戴维宁等效终端采用的是电阻网络提供
50Ω终端到一个直流电压，该电压低于V
OL
在LVPECL的
驱动程序。在这种情况下， VS_DRV上ADCLK944应等于
V
CC
接收缓冲器中。虽然电阻器组合
在图14的结果中的VS_DRV一个直流偏置点如图 - 2V，
实际的共模电压是VS_DRV - 1.3 V，因为
存在来自ADCLK944 LVPECL的流动附加电流
通过下拉电阻的驱动程序。
VS_DRV
VS_DRV
ADCLK944
50
单端
（没有加上）
50
127
127
V
CC
LVPECL
时钟输出
指定的性能就必须使用适当的transmis-
西昂线路终端。该ADCLK944的LVPECL输出
被设计成直接驱动800毫伏到50 Ω电缆或成
端接50 Ω微带/带状线传输线
参考V
CC
- 2 V时，如图13中的LVPECL
输出级被显示在图12的输出被设计
为获得最佳的传输线匹配。如果高速信号必须
被超过一厘米路由多，无论是微带或
是必需的带状线技术，以确保适当的过渡时间
和防止过度输出的振铃和脉宽依赖性
传播延迟分散。
V
CC
图14.直流耦合， 3.3 V LVPECL远端戴维宁端接
LVPECL Y型终端（见图15）是一个优雅的终止
方案，它使用最少的元件，并提供两个奇数
和偶模阻抗的匹配。偶模阻抗
匹配是紧密耦合变压器的一个重要考虑
任务线在高频率下。它的主要缺点是，它提供了
为改变射极的驱动力有限的灵活性
跟随LVPECL驱动程序。这可能是一个重要的考虑
驱动长导线时，但通常不是一个问题。
VS_DRV
ADCLK944
Z
0
= 50
50
Z
0
= 50
V
CC
= VS_DRV
50
LVPECL
08770-016
50
图15.直流耦合， 3.3 V LVPECL Y型端子
Q
Q
VS_DRV
ADCLK944
0.1nF
100Ω差分
100
（耦合）
0.1nF输电线路
V
CC
LVPECL
08770-013
图12.简化示意图
在LVPECL输出级的
图16.交流耦合LVPECL与杆双回线
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08770-017
V
EE
200
200
08770-015
83
83
