恩智浦半导体
ADC1213D系列
ADC1213D系列
表28 。
位
7个
3比0
-
SER CFG设置（地址0803h ）
[1]
ACCESS
R
读/写
价值
0000
0000
（ RESET ）
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1101
1110
1111
描述
未使用
定义快速JESD204A配置。这些设置覆盖
CFG_PAD配置
ADC0 ： ON; ADC1 ： ON; Lane0 ： ON;泳道1 ： ON; F = 2; HD = 0; K = 9 ;
M = 2 ; L = 2
[2]
ADC0 ： ON; ADC1 ： ON; Lane0 ： ON;泳道1 ： OFF; F = 4; HD = 0; K = 5;
M = 2 ; L = 1
[2]
ADC0 ： ON; ADC1 ： ON; Lane0 ： OFF
[2]
ADC0 ： ON; ADC1 ： OFF; Lane0 ： ON;泳道1 ： ON; F = 1 ; HD = 1; K = 17 ;
M = 1 ; L = 2
[2]
ADC0 ： OFF; ADC1 ： ON; Lane0 ： ON;泳道1 ： ON; F = 1 ; HD = 1; K = 17 ;
M = 1 ; L = 2 ; SWAP_ADC_0_1 = 1
[2]
ADC0 ： ON; ADC1 ： OFF; Lane0 ： ON;泳道1 ： OFF; F = 2; HD = 0; K = 9 ;
M = 1 ; L = 1
[2]
ADC0 ： ON; ADC1 ： OFF; Lane0 ： OFF;泳道1 ： ON; F = 2; HD = 0; K = 9 ;
M = 1 ; L = 1; SWAP_LANE_1_2 = 1
[2]
ADC0 ： OFF; ADC1 ： ON; Lane0 ： ON;泳道1 ： OFF; F = 2; HD = 0; K = 9 ;
M = 1 ; L = 1; SWAP_ADC_0_1 = 1
[2]
ADC0 ： OFF; ADC1 ： ON; Lane0 ： OFF;泳道1 ： ON; F = 2; HD = 0; K = 9 ;
M = 1 ; L = 1; SWAP_ADC_0_1
[2]
版权所有
ADC0 ： OFF; ADC1 ： OFF; Lane0 ： ON;泳道1 ： ON; F = 2; HD = 0; K = 9 ;
M = 2 ; L = 2 ;环路校准= 1
[2]
ADC0 ： OFF; ADC1 ： OFF; Lane0 ： OFF;泳道1 ： OFF; F = 2; HD = 0;
K = 9 ; M = 2 ; L = 2
→
PD
[2]
符号
CFG_SETUP [3 ：0]的
[1]
[2]
此寄存器的默认值取决于对CFG0 ， CFG1 ， CFG2或CFG3的外部上拉/下拉。写入寄存器
覆盖此值。
F：每帧的字节数;高清：高密度; K：每多帧帧的数量; M：转换器的数量; L：车道数
请参阅有关在JEDEC网站JESD204A标准的信息。
表29 。
位
7
6
5
-
TRISTATE_CFG_PAD
sync_pol
SER控制1 （地址0805h ）
ACCESS
R
读/写
读/写
0
1
4
SYNC_SINGLE_ENDED R / W
0
1
3
-
R
1
价值
0
1
描述
未使用
CFG垫（ 3 0 ）被设置为高阻抗。切换到0
在启动后或自动复位。
定义了同步信号的极性：
同步信号是低电平有效
同步信号是高电平有效
德网络网元同步信号的输入方式：
同步输入方式在差分模式设置
同步输入方式在单端模式下设置
未使用
符号
ADC1213D_SER_5
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初步数据表
版本05 - 2010年4月23日
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