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注册240PIN DDR2 SDRAM DIMM内存模块
特点
JEDEC标准的1.8V +/- 0.1V电源
V
DDQ
: 1.8V +/- 0.1V
所有输入和输出都与SSTL_1.8接口兼容
4银行架构
中科院发布
可编程CAS延时3 ，4，5
OCD （片外驱动器阻抗调整）
ODT （片上终端）
全差分时钟的操作（ CK & CK ）
可编程的突发长度4月8日与顺序和交错模式
在牛逼平均自动刷新周期7.8us
例
85 ℃ ， 3.9us在85 ℃ <牛逼
例
≤
95
℃
高温自刷新进入启用功能
PASR （部分阵列自刷新）
8192刷新周期/ 64ms的
串行存在检测与EEPROM
DDR2 SDRAM包装： 60ball FBGA
133.35 X 30.00毫米外形
无铅产品符合RoHS标准
地址表
密度
512MB
1GB
2GB
组织队伍
64M X 72
128M X 72
256M X 72
1
1
2
SDRAM的
64MB ×8
128MB ×4
128MB ×4
排名第
DRAM的
9
18
36
＃行/行/列地址
14(A0~A13)/2(BA0~BA1)/10(A0~A9)
刷新
法
8K / 64ms的
14 （ A0 A13 ） / 2 （ BA0 BA1 ） / 11 （ A0 A9 ， A11 ）， 8K / 64ms的
14 （ A0 A13 ） / 2 （ BA0 BA1 ） / 11 （ A0 A9 ， A11 ）， 8K / 64ms的
牧师/月0.1 。 2008年
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